一文解析并行通信源同步技術(shù)

我們都知道源同步方式的典型代表是DDRx信號，下面就來介紹源同步方式是怎樣改善系統(tǒng)同步的先天不足的。

源同步要解決的第一個問題是減少在芯片之間傳輸數(shù)據(jù)所需的I/O引腳數(shù)量。這通過將芯片＃1的輸出處的n位數(shù)據(jù)復(fù)用到k位互連（k 《n），然后將芯片＃2的輸入上的互連的k位解復(fù)用到n位內(nèi)部數(shù)據(jù)路徑上來實現(xiàn)，如下圖所示。所得到的系統(tǒng)只需要每個芯片上的k個I/O引腳，而不需要先前的n個引腳。

當(dāng)然，雖然引腳數(shù)量要求已經(jīng)通過k：n的比率降低，但是參考時鐘的所需頻率已經(jīng)增加了這個比率的倒數(shù)。由于噪聲，電磁干擾（EMI）和功耗問題，系統(tǒng)設(shè)計人員通常不喜歡在系統(tǒng)內(nèi)分配高速參考時鐘。通常，分配較低頻率的時鐘，并且使用芯片中的PLL將該參考時鐘乘以可用頻率，但所產(chǎn)生的時鐘相位的變化以及數(shù)據(jù)傳輸?shù)念l率越高，往往會加劇并行數(shù)據(jù)總線的時序問題。

源同步的第二個法寶就是在兩個芯片之間的數(shù)據(jù)通路中增加了一個高速時鐘，如下圖所示。假設(shè)該時鐘源提供的時鐘頻率略低于在芯片互連上對數(shù)據(jù)進行觸發(fā)的時鐘頻率，每個芯片都使用PLL來產(chǎn)生這個頻率倍數(shù)的時鐘，所得到的時鐘用于啟動和捕獲相應(yīng)芯片中的數(shù)據(jù)。芯片＃1中用于從該芯片啟動數(shù)據(jù)的PLL的輸出時鐘也是該芯片的輸出，芯片＃2使用該時鐘來捕獲數(shù)據(jù)，這種方法稱為時鐘轉(zhuǎn)發(fā)。

時鐘轉(zhuǎn)發(fā)的優(yōu)點是用于在芯片＃1上啟動數(shù)據(jù)的高速時鐘可用于芯片＃2作為捕獲數(shù)據(jù)的參考。這樣之前通過時鐘分配網(wǎng)絡(luò)驅(qū)動兩個芯片的延遲的變化在時序分析中就不需要考慮了，只有時鐘路徑和數(shù)據(jù)位之間的延遲變化是相關(guān)的。 雖然制程，電壓和溫度導(dǎo)致的這些路徑之間的變化在一定程度上相互影響，但接口的時序分析需要的余量較少，因此建立和保持時間更容易滿足。

我們還是來看看典型的例子吧，圖中所示的時鐘可以是單數(shù)據(jù)速率（SDR）或雙倍數(shù)據(jù)速率（DDR）的時鐘，如下圖所示。SDR就是接收芯片在SDR時鐘的每個上升沿（或每個下降沿）捕獲數(shù)據(jù); 而DDR則是接收芯片捕獲DDR時鐘的每個邊沿（上升沿和下降沿）的數(shù)據(jù)。

無論時鐘是SDR還是DDR時鐘，接收芯片都使用該時鐘直接捕獲數(shù)據(jù)。 該芯片還使用參考時鐘以相同的頻率生成內(nèi)部系統(tǒng)時鐘，這些時鐘是中間同步的。 雖然頻率相同（鑒于它們共享共同的頻率參考），但是時鐘之間的相位關(guān)系是未知的，并且可能由于PVT變化而變化。 因此，接收芯片通常將接收到的數(shù)據(jù)從接口時鐘域重新定時到內(nèi)部芯片時鐘的時鐘域。 FIFO用于執(zhí)行此重定時功能， 期望最小化由接口時鐘計時的觸發(fā)器的數(shù)量，以便最小化時鐘分配網(wǎng)絡(luò)中的延遲，否則時鐘問題將會加劇。

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