通過小腳丫FPGA搭建實(shí)驗(yàn)電路并驗(yàn)證一個(gè)二進(jìn)制比較器

前一篇文章我們介紹了通過小腳丫FPGA核心開發(fā)板來進(jìn)行門電路的實(shí)驗(yàn)過程。當(dāng)然，我們還可以畫出更多復(fù)雜的門電路組合，并且通過小腳丫FPGA輕松實(shí)現(xiàn)對應(yīng)的輸入/輸出特性的定義?，F(xiàn)在，我們利用小腳丫來學(xué)習(xí)更多具有特定功能的實(shí)用組合邏輯電路。

本篇中，我們希望設(shè)計(jì)一個(gè)二進(jìn)制比較器，通過小腳丫FPGA搭建實(shí)驗(yàn)電路并驗(yàn)證結(jié)果。

顧名思義，二進(jìn)制比較器就是比較兩個(gè)二進(jìn)制數(shù)的大小，因此對于一個(gè)兩位輸入的比較器來說，其輸出結(jié)果不外乎有小于，大于和等于三種可能。因此我們列出這個(gè)電路的真值表。

表1二進(jìn)制比較器真值表

相信學(xué)習(xí)過數(shù)字電路課程的同學(xué)都知道如何將該電路進(jìn)行邏輯運(yùn)算，化簡并畫出對應(yīng)的門電路組合，因此該步驟我們不在此過多贅述，直接上圖。

圖1電路圖

圖2 門電路組合

modulecomparer1(inputwireA,//定義輸入的兩個(gè)數(shù)a、binputwireB,outputwireY2,//定義三種輸出結(jié)果對應(yīng)的ledoutputwireY0,outputwireY1);assignY2=(!A)&B;//對應(yīng)AassignY1=A&(!B);//對應(yīng)A>BassignY0=!(A^B);//對應(yīng)A=B  endmodule

在完成代碼編譯后，我們將輸入變量A和B以及輸出變量Y2,Y1,Y0分別對應(yīng)至小腳丫的板載外設(shè)上。

表2 各變量對應(yīng)小腳丫相應(yīng)引腳

這樣，我們就在小腳丫上構(gòu)建了一個(gè)二進(jìn)制比較器，我們可以通過調(diào)節(jié)輸入編碼開關(guān)，并觀察LED燈的現(xiàn)象來驗(yàn)證我們的設(shè)計(jì)。

圖3

2. 假如現(xiàn)在小腳丫上L2、L3處于點(diǎn)亮狀態(tài)，那么撥碼開關(guān)SW1和SW2現(xiàn)在應(yīng)該是什么狀態(tài)？（圖中將撥碼開關(guān)放置中間未知僅為示意作用，實(shí)際不存在中間狀態(tài)）。

圖4

是不是入手很簡單，隨后能夠很方便地做擴(kuò)展和結(jié)果驗(yàn)證？今天的內(nèi)容到此結(jié)束，下一篇我們會(huì)介紹如何通過小腳丫實(shí)現(xiàn)更多實(shí)用且有趣的組合邏輯電路實(shí)驗(yàn)，敬請期待。