Cadence PCIe 5.0技術(shù)通過PCI-SIG?認(rèn)證測試

楷登電子（美國 Cadence 公司，NASDAQ：CDNS）今日宣布，其面向 TSMC N7、N6 和 N5 工藝技術(shù) PCI Express?（PCIe?） 5.0 規(guī)范的 PHY 和控制器 IP 在 4 月舉行的業(yè)界首次 PCIe 5.0 規(guī)范合規(guī)認(rèn)證活動中通過了 PCI-SIG? 的認(rèn)證測試。Cadence? 解決方案經(jīng)過充分測試，符合 PCIe 5.0 技術(shù)的 32GT/s 全速要求。該合規(guī)計劃為設(shè)計者提供測試程序，用以評估系統(tǒng)級芯片（SoC）設(shè)計的 PCIe 5.0 接口是否會按預(yù)期運(yùn)行。

面向 PCIe 5.0 技術(shù)的 Cadence IP 包括 PHY、配套控制器和驗證 IP（VIP），主要用于高帶寬超大規(guī)模計算、網(wǎng)絡(luò)和存儲應(yīng)用的系統(tǒng)級芯片設(shè)計。利用 Cadence 針對 PCIe 5.0 架構(gòu)的 PHY 和控制器子系統(tǒng)，客戶可以設(shè)計出功耗極低的系統(tǒng)級芯片，并加快產(chǎn)品上市速度。

“我們很高興看到 Cadence 面向 TSMC 先進(jìn)工藝的全系列 IP 產(chǎn)品實現(xiàn) PCIe 5.0 協(xié)議合規(guī)性?！盩SMC 設(shè)計基礎(chǔ)設(shè)施管理部副總裁 Suk Lee 表示，“我們與 Cadence 的持續(xù)密切合作將幫助雙方客戶滿足嚴(yán)格的功耗和性能要求，并借助基于 TSMC 先進(jìn)技術(shù)帶來的領(lǐng)先設(shè)計解決方案來加速芯片創(chuàng)新。”

“憑借經(jīng)過客戶驗證的最低功耗，符合 PCIe 5.0 規(guī)范的 Cadence PHY 和控制器 IP 使客戶能夠開發(fā)出極其節(jié)能的系統(tǒng)級芯片。”Cadence 公司全球副總裁兼 IP 部總經(jīng)理 Sanjive Agarwala 表示，“通過我們的多通道片上子系統(tǒng)解決方案，我們的客戶可以看到在與其目標(biāo)應(yīng)用相匹配的外形尺寸中實現(xiàn)了 IP 合規(guī)性。”

“面向 PCIe 5.0 規(guī)范的 Cadence PHY 和控制器測試芯片在 Xgig 訓(xùn)練器和分析儀平臺上進(jìn)行的合規(guī)性測試中表現(xiàn)出色，與之前進(jìn)行的測試結(jié)果一致?！盫IAVI Solutions 實驗室和產(chǎn)品業(yè)務(wù)部高級副總裁兼總經(jīng)理 Tom Fawcett 表示，“Cadence 在高帶寬超大規(guī)模 SoC IP 方面處于領(lǐng)先地位，他們在 PCI-SIG 合規(guī)活動中的成功記錄表明他們對其解決方案和整個技術(shù)的持續(xù)信心?！?/p>

“英特爾致力于通過開放的 PCI Express 標(biāo)準(zhǔn)進(jìn)行全行業(yè)創(chuàng)新和嚴(yán)格的兼容性測試?！庇⑻貭柟炯夹g(shù)計劃總監(jiān) Jim Pappas 表示，“Cadence 最新的 PHY 和控制器 IP 展示了他們對 PCIe 5.0 性能和與我們第 12 代英特爾酷睿和第 4 代英特爾至強(qiáng)可擴(kuò)展平臺互操作性的承諾?！?/p>

“作為 PCI-SIG 的長期成員，Cadence 為 PCIe 技術(shù)的發(fā)展作出了很大的貢獻(xiàn)。”PCI-SIG 主席 Al Yanes 表示，“Cadence 積極參與該合規(guī)計劃，幫助推動 PCIe 架構(gòu)的不斷普及?！?/p>

面向 PCIe 5.0 架構(gòu)的 Cadence IP 支持 Cadence 的智能系統(tǒng)設(shè)計（Intelligent System Design? ）策略，助力實現(xiàn)卓越的先進(jìn)節(jié)點系統(tǒng)級芯片設(shè)計。面向 TSMC N7、N6 和 N5 工藝技術(shù)的 PCIe 5.0 設(shè)計套件現(xiàn)已可供授權(quán)和交付。面向 TSMC 先進(jìn)工藝的 Cadence 全系列設(shè)計 IP 解決方案還包括 112G、56G、裸片到裸片（D2D）以及先進(jìn)存儲器 IP 解決方案。