JESD204B標(biāo)準(zhǔn)的ADC與FPGA的接口應(yīng)用判斷

JESD204B是近期核準(zhǔn)的JEDEC標(biāo)準(zhǔn)，用于轉(zhuǎn)換器與數(shù)字訊號(hào)處理組件之間的串行數(shù)據(jù)接口。它是第三代標(biāo)準(zhǔn)，進(jìn)一步解決了先前版本的一些缺陷。這個(gè)接口的優(yōu)勢包括，數(shù)據(jù)接口路由所需電路板空間更少，建立與保持時(shí)序要求更低，以及轉(zhuǎn)換器和邏輯組件的封裝更小。多家供貨商的新型模擬/數(shù)字轉(zhuǎn)換器采用此接口。

與現(xiàn)有接口格式和協(xié)議相比，JESD204B接口更復(fù)雜、更微妙，必須克服一些困難才能實(shí)現(xiàn)其優(yōu)勢。如同任何其他標(biāo)準(zhǔn)，要使該接口比單倍數(shù)據(jù)速率或雙倍數(shù)據(jù)速率CMOS/LVDS等常用接口更受歡迎，它必須能無縫地工作。雖然JESD204B標(biāo)準(zhǔn)是由JEDEC所制定，但某些特定信息仍需要闡明，或者可能散布于多個(gè)參考文獻(xiàn)中。另外，如果有一個(gè)簡單明了的指南能概要說明該標(biāo)準(zhǔn)、工作原理以及如何排除故障，無疑對(duì)于使用者而言將會(huì)相當(dāng)有幫助。

本文闡釋了JESD204B標(biāo)準(zhǔn)的ADC與FPGA的接口，如何判斷其是否正常工作，以及可能更重要的是，如何在有問題時(shí)排除故障。文中討論的故障排除技術(shù)可以采用常用的測試與測量設(shè)備，包括示波器和邏輯分析儀，以及Xilinx的ChipScope或Altera的SignalTap等軟件工具。同時(shí)說明了接口訊號(hào)傳輸，以便能夠利用一種或多種方法實(shí)現(xiàn)訊號(hào)傳輸?shù)目梢暬?/p>

JESD204B技術(shù)架構(gòu)

JESD204B標(biāo)準(zhǔn)提供一種將一個(gè)或多個(gè)數(shù)據(jù)轉(zhuǎn)換器與數(shù)字訊號(hào)處理組件接口（通常是ADC或DAC與FPGA接口），相較于常見的并行數(shù)據(jù)傳輸，這是一種更高速的串行接口。該接口每信道速度高達(dá)12.5Gbps，使用幀串行數(shù)據(jù)鏈路及嵌入式頻率和對(duì)齊字符。減少了組件之間的布線數(shù)量，降低布線匹配要求，并消除建立與保持時(shí)序約束問題，簡化了高速轉(zhuǎn)換器數(shù)據(jù)接口的實(shí)施。由于鏈路需要在數(shù)據(jù)傳輸之前建立，因此存在新的挑戰(zhàn)，必須采用新的技術(shù)來確定接口是否正常工作，以及在接口故障時(shí)如何解決。

JESD204B接口透過三個(gè)階段來建立同步鏈路，代碼組同步（CGS）、初始通道同步（ILAS）和數(shù)據(jù)傳輸階段。鏈路需要共享參考頻率（組件頻率），至少一個(gè)差分CML物理數(shù)據(jù)電連接（稱為通道），以及至少一個(gè)其他同步訊號(hào)（SYNC~和可能的SYSREF）。使用哪些訊號(hào)取決于子類：

?子類0使用組件頻率、信道和SYNC~。

?子類1使用組件頻率、信道、SYNC~和SYSREF。

?子類2使用組件頻率、信道和SYNC~。

子類0在許多情況下足以滿足需求，因而是本文的重點(diǎn)。子類1和子類2提供了建立確定性延遲的方法，這在需要同步多個(gè)組件或需要系統(tǒng)同步或固定延遲的應(yīng)用中非常重要，例如一個(gè)系統(tǒng)的某個(gè)事件需要已知的采樣邊緣，或者某個(gè)事件必須在規(guī)定時(shí)間內(nèi)響應(yīng)輸入訊號(hào)。

圖1顯示了從發(fā)射組件ADC到接收組件FPGA的簡化JESD204B鏈路，數(shù)據(jù)從一個(gè)ADC經(jīng)由一個(gè)通道傳輸。

圖1 JESD204B鏈路圖：一個(gè)ADC透過一個(gè)信道與FPGA接口

雖然JESD204B規(guī)范有許多變數(shù)，但某些變量對(duì)于鏈路的建立特別重要。這些關(guān)鍵變量如下所示（這些值通常表示為X－ 1）：

?M：轉(zhuǎn)換器數(shù)。

?L：物理通道數(shù)。

?F：每幀的8字節(jié)數(shù)。

?K：每個(gè)多幀的幀數(shù)。

?N和N‘：分別表示轉(zhuǎn)換器分辨率和每個(gè)樣本使用的位數(shù)（4的倍數(shù)）。N’的值等于N值加上控制和填充數(shù)據(jù)位數(shù)。

子類0：同步步驟

如上所述，許多應(yīng)用可以采用相對(duì)簡單的子類0工作模式，這也是建立和驗(yàn)證鏈路的最簡單模式。子類0透過三個(gè)階段來建立和監(jiān)控同步，包括CGS階段、ILAS階段和數(shù)據(jù)階段。各階段相關(guān)的圖表以不同格式顯示數(shù)據(jù)，可以在示波器、邏輯分析儀或FPGA虛擬I/O分析儀（如Xilinx ChipScope或Altera SignalTap）上觀察到這些資料。

代碼組同步（CGS）階段

可以在鏈路上觀察到的CGS階段最重要部分如圖2，圖中五個(gè)突出顯示的點(diǎn)說明如下。

圖2 JESD204B子類0鏈路訊號(hào)在CGS階段的邏輯輸出（假設(shè)有兩個(gè)信道，一個(gè)組件含兩個(gè)ADC）

?接收器透過拉低SYNC~針腳，發(fā)出一個(gè)同步請(qǐng)求。

?收發(fā)器從下一個(gè)符號(hào)開始，發(fā)送未加擾的/K28.5/符號(hào)（每個(gè)符號(hào)10位）。

?當(dāng)接收器收到至少四個(gè)無錯(cuò)誤的連續(xù)/K28.5/符號(hào)時(shí)同步，然后將SYNC~針腳拉高。

?接收器必須接收到至少四個(gè)無錯(cuò)誤8B/10B字符，否則同步將失敗，鏈路留在CGS階段。

?CGS階段結(jié)束，ILAS階段開始。

/K28.5/字符在JESD204B標(biāo)準(zhǔn)中也稱為/K/，如圖3。標(biāo)準(zhǔn)要求直流平衡。利用8B/10B編碼，可以實(shí)現(xiàn)平均而言包含等量1和0的平衡序列。每個(gè)8B/10B字符可能具有正（1較多）或負(fù)（0較多）偏差，當(dāng)前字符的奇偶性由先前發(fā)送字符的極性偏差決定，這通常是透過交替發(fā)送正奇偶性字與負(fù)奇偶性字來實(shí)現(xiàn)。圖中顯示了/K28.5/符號(hào)的兩種極性。

圖3 K28.5字符的邏輯輸出以及其如何透過JESD204B Tx訊號(hào)路徑傳播

重點(diǎn)注意以下幾點(diǎn)：

?串行值表示透過信道傳輸?shù)?0位邏輯位準(zhǔn)，可透過測量物理接口的示波器看到。

?8B/10B值表示透過信道傳輸?shù)倪壿嬛担?0位），可透過測量物理接口的邏輯分析儀看到。

?數(shù)據(jù)值和數(shù)據(jù)邏輯表示8B/10B編碼前JESD204B收發(fā)器模塊內(nèi)符號(hào)的邏輯位準(zhǔn)，可透過Xilinx ChipScope或Altera SignalTap等FPGA邏輯分析工具看到。

?符號(hào)表示要發(fā)送的字符的十六進(jìn)制值，注意PHY層的奇偶性。

?字符表示JEDEC規(guī)范中所指的JESD204B字符。

ILAS階段無加擾傳輸

ILAS階段有四個(gè)多幀，允許接收器對(duì)齊來自所有鏈路的通道，以及驗(yàn)證鏈路參數(shù)。為了調(diào)和不同長度的布線以及接收器導(dǎo)致的字符偏斜，信道必須對(duì)齊。四個(gè)多幀緊緊相連（圖4）。無論啟用加擾鏈路參數(shù)與否，ILAS始終是無加擾傳輸。

圖4 JESD204B 子類0鏈路訊號(hào)在ILAS階段的邏輯輸出

SYNC~訊號(hào)從低位準(zhǔn)變?yōu)楦呶粶?zhǔn)后，便進(jìn)入ILAS階段。發(fā)送模塊內(nèi)部追蹤到（ADC內(nèi)部）一個(gè)完整多幀后，便開始發(fā)送四個(gè)多幀。在所需的字符中插入填充數(shù)據(jù)，以便傳送完整的多幀（圖4）。四個(gè)多幀包括：

?多幀1：以/R/字符［K28.0］開始，以/A/字符［K28.3］結(jié)束。

?多幀2：以/R/字符開始，后接/Q/ ［K28.4］字符，然后是14個(gè)配置8位字的鏈路配置參數(shù)（表1），最后以/A/字符結(jié)束。

?多幀3：與多幀1相同。

?多幀4：與多幀1相同。

幀長度可以利用JESD204B參數(shù)計(jì)算：（S）×（1/采樣速率）

圖5 /K/字符［K28.5］、/R/字符［K28.0］、/A/字符［K28.3］和/Q/字符［K28.4］圖

含義：

（樣本數(shù)/轉(zhuǎn)換器/幀）×（1/樣本速率）

范例：

采樣速率為250MSPS、每幀每轉(zhuǎn)換器一個(gè)樣本的轉(zhuǎn)換器（注：在本例中「S」為0，因?yàn)樗痪幋a為二進(jìn)制值-1），其幀長度為4 ns。

（1） × （1/250 MHz） = 4 ns.。..。..。..。..。..。.公式（1）

多幀長度可以利用JESD204B參數(shù)計(jì)算：

K × S × （1/Sample Rate）。..。..。..。..。..。..。公式（2）

含義：

（樣本數(shù)/轉(zhuǎn)換器/幀）×（幀數(shù)/多幀）×（1/采樣速率）

范例：

采樣速率為250 MSPS、每幀每轉(zhuǎn)換器一個(gè)樣本、每多幀有32幀的轉(zhuǎn)換器，其多幀長度為128 ns。

（1） × （32） × （1/250 MHz） = 128 ns.。..公式（3）

數(shù)據(jù)階段執(zhí)行字符替換

在數(shù)據(jù)傳輸階段，透過控制字符監(jiān)控幀對(duì)齊。在幀的結(jié)尾處執(zhí)行字符替換。在數(shù)據(jù)階段，數(shù)據(jù)或幀對(duì)齊不會(huì)造成額外開銷。字符替換允許在幀邊界處發(fā)送對(duì)齊字符，唯一條件是當(dāng)前幀的最后一個(gè)字符可以替換為上一幀的最后一個(gè)字符。這有利于確認(rèn)自ILAS序列后，對(duì)齊未改變。

出現(xiàn)下列情況時(shí)，會(huì)對(duì)發(fā)送器執(zhí)行字符替換：

?若禁用了加擾，幀或多幀的最后一個(gè)8位字等于上一幀的8位字。

?若使用了加擾，多幀的最后一個(gè)8位字等于0x7C，或幀的最后一個(gè)8位字等于0xFC。

發(fā)射器和接收器各自保持一個(gè)本地多幀計(jì)數(shù)器（LMFC），它持續(xù)計(jì)數(shù)到（F×K）－ 1，然后繞回到「0」重新開始計(jì)數(shù)（忽略內(nèi)部字寬）。向所有發(fā)送器和接收器發(fā)送一個(gè)公共（源）SYSREF，這些組件利用SYSREF復(fù)位其LMFC，這樣所有LMFC應(yīng)互相同步在一個(gè)頻率周期內(nèi)。

釋放SYNC（所有組件都會(huì)看到）后，發(fā)送器在下一次（Tx） LMFC繞回0時(shí)開始ILAS。如果F×K設(shè)定適當(dāng)，大于（發(fā)送器編碼時(shí)間）+（線路傳播時(shí)間）+（接收器譯碼時(shí)間），則接收數(shù)據(jù)將在下一個(gè)LMFC之前從接收器的SerDes傳播出去。接收器將把數(shù)據(jù)送入FIFO，然后在下一個(gè)（Rx） LMFC邊界開始輸出數(shù)據(jù)。發(fā)射器的SerDes輸入和接收器FIFO輸出之間的這種已知關(guān)系稱為確定性延遲。

除錯(cuò)需多面向檢驗(yàn)

JESD204B可以說是一個(gè)復(fù)雜的接口標(biāo)準(zhǔn)，操作上有許多微妙之處。要找出不能正常工作的原因，需要對(duì)可能的情形有良好的了解。陷入CGS模式，如果SYNC保持邏輯低位準(zhǔn)；或者脈沖高位準(zhǔn)持續(xù)時(shí)間少于四個(gè)多幀。

不上電檢查電路板

?SYSREF和SYNC~訊號(hào)應(yīng)直流耦合。

?在電路板未上電的情況下，檢查從SYNC~源（通常來自FPGA或DAC）到SYNC~輸入（通常是ADC或FPGA）的電路板SYNC~連接是否良好且具有低阻抗。

?確保下拉或上拉電阻不是訊號(hào)傳輸?shù)闹鲗?dǎo)因素，例如：值太小或短路就會(huì)導(dǎo)致無法正確驅(qū)動(dòng)。

?確認(rèn)JESD204B鏈路的差分對(duì)布線（及電纜，若使用）匹配。

?確認(rèn)布線的差分阻抗為100Ω。

上電檢查電路板

?如果SYNC路徑中有一個(gè)緩沖器/轉(zhuǎn)換器，確保其能正常工作。

?確認(rèn)SYNC~源和板上電路（SYNC+和SYNC-，若為差分）配置正確，產(chǎn)生符合SYNC~接收組件要求的邏輯位準(zhǔn)。如果邏輯位準(zhǔn)不兼容，應(yīng)檢查源和接收配置以找出問題，否則，請(qǐng)咨詢組件制造商。

?確認(rèn)JESD204B串行發(fā)送器和板電路配置正確，產(chǎn)生符合JESD204B串行數(shù)據(jù)接收器要求的正確邏輯位準(zhǔn)。如果邏輯位準(zhǔn)不兼容，應(yīng)檢查電路的來源和接收配置以找出問題。否則，請(qǐng)咨詢組件制造商。

檢查SYNC～訊號(hào)

?如果SYNC~為靜態(tài)邏輯位準(zhǔn)，鏈路將停留在CGS階段?？赡苁撬l(fā)送的數(shù)據(jù)有問題，或者JESD204B接收器未對(duì)樣本進(jìn)行正確譯碼。確認(rèn)發(fā)送的是/K/字符，確認(rèn)接收配置設(shè)置，確認(rèn)SYNC~源，檢查板電路，考慮過驅(qū)SYNC~訊號(hào)并強(qiáng)迫鏈路進(jìn)入ILAS模式，從而找出鏈路接收器和收發(fā)器問題。否則，請(qǐng)咨詢組件制造商。

?如果SYNC~為靜態(tài)邏輯高位準(zhǔn)，確認(rèn)源組件是否正確配置了SYNC~邏輯位準(zhǔn)。檢查上拉和下拉電阻。

?如果SYNC~脈沖變?yōu)楦呶粶?zhǔn)，然后返回邏輯低位準(zhǔn)狀態(tài)且持續(xù)時(shí)間少于6個(gè)多幀周期，則JESD204B鏈路會(huì)從CGS階段前進(jìn)到ILAS階段，但會(huì)停留在后一階段。這可能意味著/K/字符正確，CDR的基本功能正常。請(qǐng)參閱「ILAS故障排除」部分。

?如果SYNC~變?yōu)楦呶粶?zhǔn)且持續(xù)時(shí)間大于6個(gè)多幀周期，則鏈路會(huì)從ILAS階段前進(jìn)到資料階段，但會(huì)在后一階段發(fā)生故障；相關(guān)故障排除提示請(qǐng)參閱「資料階段」部分。

檢查串行數(shù)據(jù)

?確認(rèn)收發(fā)器的數(shù)據(jù)速度和接收器的預(yù)期速率是否相同。

?用高阻抗探頭（如果可能，使用差分探頭）測量通道；如果字符看起來錯(cuò)誤，確保通道差分布線匹配，PCB上的返回路徑未中斷，并且組件正確焊接到PCA上。與ILAS和數(shù)據(jù)階段的隨機(jī)字符不同，CGS字符很容易在示波器上識(shí)別（如果使用速度足夠高的示波器）。

?用高阻抗探頭驗(yàn)證/K/字符。

。如果/K/字符正確，則表示鏈路的收發(fā)器端工作正常。

。如果/K/字符不正確，則表示收發(fā)器組件或電路板信道訊號(hào)有問題。

?若是直流耦合，確認(rèn)發(fā)送器和接收器共模電壓在組件的要求范圍內(nèi)。

。根據(jù)建置情況，發(fā)射器共模電壓范圍可能為490 mV至1135 mV。

。根據(jù)建置情況，接收器共模電壓范圍可能為490 mV至1300 mV。

?確認(rèn)數(shù)據(jù)信道上的發(fā)射器CML差分電壓（注意，CML差分電壓等于訊號(hào)各側(cè)電壓擺幅的兩倍）。

。對(duì)于3.125Gbps及以下的速度，發(fā)射器CML差分電壓范圍為0.5V p-p至1.0V p-p。

。對(duì)于6.374Gbps及以下的速度，發(fā)射器CML差分電壓范圍為0.4V p-p至0.75V p-p。

。對(duì)于12.5Gbps及以下的速度，發(fā)射器CML差分電壓范圍為0.360V p-p至0.770V p-p。

?如果存在預(yù)加重選項(xiàng)，應(yīng)啟用該選項(xiàng)并觀察數(shù)據(jù)路徑上的數(shù)據(jù)訊號(hào)。

?確認(rèn)發(fā)射器與接收器的M和L值一致，否則數(shù)據(jù)速率可能不匹配。例如，M=2且L=2這種情況的預(yù)期串行接口數(shù)據(jù)速率是M=2且L=1這種情況的一半。

?確保進(jìn)入發(fā)射器和接收器的組件頻率已鎖相且頻率正確。

如果SYNC變?yōu)楦呶粶?zhǔn)且持續(xù)約四個(gè)多幀，則停留在ILAS模式。

?鏈路參數(shù)沖突

。確認(rèn)鏈路參數(shù)未偏移1（許多參數(shù)規(guī)定為值減1）。

。確認(rèn)ILAS多幀傳送正確，確認(rèn)收發(fā)組件、接收組件和ILAS第二多幀傳送的鏈路參數(shù)正確。

。計(jì)算預(yù)期ILAS長度（tframe， tmultiframe， 4×tmultiframe），確認(rèn)ILAS已嘗試大約四個(gè)多幀。

?確認(rèn)所有通道工作正常。確保不存在多通道/多鏈路沖突。

進(jìn)入數(shù)據(jù)階段但鏈路偶爾會(huì)復(fù)位（先返回CGS和ILAS階段，再進(jìn)入數(shù)據(jù)階段）：

?周期性或頻隙周期性SYSREF或SYNC~訊號(hào)的建立和保持時(shí)間無效。

?鏈路參數(shù)沖突。

?字符替換沖突。

?加擾問題（如果啟用）。

?信道數(shù)據(jù)損壞、噪聲或抖動(dòng)可能迫使眼圖閉合。

?雜散頻率或組件頻率的抖動(dòng)過大。

關(guān)于排除鏈路故障的其他一般提示：

?以允許的最低速度運(yùn)行轉(zhuǎn)換器和鏈路，如此就可使用較容易獲得的低帶寬測量儀器。

?設(shè)定允許的最少M(fèi)、L、K、S組合。

?可能時(shí)使用測試模式。

?使用子類0來排除故障。

?排除故障時(shí)禁用加擾。

本故障排除指南并未窮盡所有可能，但可為使用JESD204B鏈路以及希望了解更多信息的工程師提供一個(gè)很好的基本框架。 以上是JESD204B規(guī)范的概述，并提供了鏈路相關(guān)的實(shí)用信息。希望與此最新高性能接口標(biāo)準(zhǔn)的工程師能從中獲益，并對(duì)排除故障有所說明。

審核編輯：郭婷