對于DDR4的設(shè)計,相信攻城獅們經(jīng)歷過萬千項目的歷練,肯定是很得心應(yīng)手,應(yīng)該已經(jīng)有自己的獨門技巧了。比如選擇合適的拓撲結(jié)構(gòu),信號同組同層,容性負載補償,加上拉電阻等等。但是對于時序方面的控制,理論上只有一個辦法——繞等長,速率越高的DDR4,等長控制越嚴格,從±100mil,到±50mil,甚至±5mil……
一個平平無奇的日子,網(wǎng)紅芬?guī)е潞献鞯目蛻繇椖拷?jīng)理李工來找我,客戶對我們做某FPGA DDR4設(shè)計要求有疑問,說我給的等長規(guī)則不對,為啥要按時間設(shè)置等長,以及他看到規(guī)則管理器的長度差很大,其中時鐘和地址信號長度明顯超過了手冊spec要求,以前用P軟件設(shè)計從來沒有出現(xiàn)這樣的問題。緊接著李工急促說道:“我們設(shè)計的DDR4項目本來就運行不到2400Mbps,找你們debug優(yōu)化設(shè)計,就是信任你們的品牌,你們這樣做設(shè)計讓我感覺很不專業(yè),我們項目很重要……”
某FPGA等長要求
對于李工個中艱辛自不必多說,我們相當(dāng)明白他的痛點。我問道:“李工你們對于DDR4換層過孔的補償在P軟件是如何考量的?pin delay是怎樣設(shè)置的?表層布線和內(nèi)層布線長度一樣,就是時序一樣了嗎?”李工當(dāng)場就愣住了!
高速先生以前說過,等長從來都不是目的,DDRx系統(tǒng)要求的是等時,除了差分對內(nèi)的等時是為了相位之外,絕大多數(shù)的等時都是為了時序!現(xiàn)在流行重要的事情說三遍:等時,等時,等時!那如何保證我們的DDR4 PCB設(shè)計是等時的呢?大致可以按照下面的操作步驟來。
做等長第一步是要設(shè)置準(zhǔn)確的層疊參數(shù),介質(zhì)厚度和Dk。在設(shè)計過程中我們需要將設(shè)計層疊發(fā)送給板廠做加工層疊確認和備料。加工備料層疊如下圖所示:
根據(jù)備料層疊按照材料手冊來設(shè)置相關(guān)的介質(zhì)厚度和Dk/Df參數(shù):
點擊Setup菜單欄下方-Materials,即可以打開allegro自帶的材料參數(shù)表,由于我們使用M6-G材料需要自定義增加相關(guān)材料參數(shù),選中表格點擊右鍵即可增加自定義的材料參數(shù)。
自定義一個自己使用習(xí)慣的名字,既可設(shè)置不同頻率下的Dk/Df,也可設(shè)置不同溫度下的Dk/Df,相關(guān)數(shù)據(jù)設(shè)置如下所示:
設(shè)置好材料參數(shù)之后,就可以打開層疊將相關(guān)參數(shù)設(shè)置好,這樣我們對于層疊部分的設(shè)置就基本完成了,如下所示:
接著就可以導(dǎo)入Pin delay和設(shè)置等長規(guī)則了,我們的網(wǎng)紅芬就是按照上述操作設(shè)置的相關(guān)規(guī)則。
審核編輯:劉清
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