項(xiàng)目背景:項(xiàng)目為一個(gè)云端運(yùn)算的產(chǎn)品,所有的高速和低速信號(hào)都要進(jìn)行信號(hào)完整性測(cè)試,其中包括高速串行信號(hào)PCI-Express Gen1( 簡(jiǎn)稱PCIe Gen1)。PCIe Gen1信號(hào)分為CEM和base兩種情況,CEM的測(cè)試可以使用 PCI-sig協(xié)會(huì)的fixture直接進(jìn)行測(cè)試;base的測(cè)試直接使用探頭探測(cè)最終端的測(cè)試點(diǎn),這樣就會(huì)帶來一個(gè)問題,如何才能測(cè)試到芯片的的最終端?因?yàn)?,信?hào)的互連通道不僅僅包含了PCB走線,還包含了芯片內(nèi)部的布線,一般我們認(rèn)為測(cè)量到芯片內(nèi)部的Die才算最終端。
該項(xiàng)目的PCIE 1.0是屬于PCIe base的,互連CPU與以太網(wǎng)PHY,如下圖1所示:
圖1 原理框圖
所以測(cè)試的時(shí)候,需要將probe探測(cè)到最終端,但是對(duì)于目前示波器測(cè)試而言,都只能測(cè)試到芯片的引腳上,沒有辦法探測(cè)到最終端的Die上。
測(cè)試設(shè)備:示波器(16GHz),測(cè)試探頭(16GHz),萬用表,烙鐵,校準(zhǔn)板,網(wǎng)絡(luò)分析儀(帶TDR選件)
問題描述以及分析:在測(cè)試接收端(RX)的信號(hào)時(shí),以太網(wǎng)PHY發(fā)送信號(hào),測(cè)試點(diǎn)選在CPU BGA下方的過孔上,信號(hào)沒有任何問題,眼圖和jitter都能滿足PCI-sig協(xié)會(huì)規(guī)范。測(cè)試發(fā)送端(TX)時(shí),CPU發(fā)送信號(hào),以太網(wǎng)PHY是接收端,由于PHY芯片封裝是QFP的,所以探頭點(diǎn)在引腳上。得到測(cè)試波形后,在分析軟件中分析波形,能通過眼圖模板測(cè)試規(guī)范,但是發(fā)現(xiàn)jitter過不了規(guī)范,重復(fù)幾次測(cè)試都是如此。再校準(zhǔn)示波器和測(cè)試探頭再測(cè)試,依然如此。每次得到的結(jié)果如下圖3所示:
圖3 眼圖和jitter測(cè)試
結(jié)果顯示fail,而且是jitter fail。 jitter的問題一般都是比較麻煩的。從眼圖上看,眼圖的軌跡很稀松,也不是很光滑。
將示波器的原始波形展開放大觀察,發(fā)現(xiàn)信號(hào)在上升和下降沿上出現(xiàn)了非單調(diào)的現(xiàn)象,對(duì)比眼圖,正好能對(duì)應(yīng)上眼圖的交叉點(diǎn)處,如下圖4所示。
圖4 測(cè)試波形圖
一般非單調(diào)是因?yàn)樽杩共贿B續(xù)造成的。在PCB生產(chǎn)完成之后,我們對(duì)高速信號(hào)進(jìn)行了阻抗的測(cè)試,對(duì)應(yīng)的阻抗如下圖5所示:
圖5 阻抗測(cè)試曲線
上圖所示,這是使用網(wǎng)絡(luò)分析儀的TDR軟件測(cè)試得到的結(jié)果,信號(hào)線的設(shè)計(jì)阻抗為85ohm,有上圖5紅色框曲線所示,測(cè)試阻抗都能滿足在85ohm +/-10以內(nèi)的設(shè)計(jì)要求,可以認(rèn)為其阻抗一致性比較好。不存在信號(hào)線阻抗突變的問題。如果阻抗沒有突變,一般在測(cè)試時(shí)出現(xiàn)這種非單調(diào)的情況,大多時(shí)候都是由于測(cè)試不在最終端所造成的(當(dāng)然,最終端的die達(dá)不到,那么至少要求stub最短)。
項(xiàng)目使用的以太網(wǎng) PHY封裝如下圖6所示:
圖6 芯片封裝
這種封裝,很多時(shí)候其芯片內(nèi)部走線比較長(zhǎng),那么在測(cè)試的時(shí)候,其探測(cè)點(diǎn)在芯片的引腳上,那么內(nèi)部的走線就是一段stub,顯然,這一段stub很長(zhǎng),由于stub的作用,很可能最終導(dǎo)致其測(cè)試時(shí)信號(hào)波形出現(xiàn)非單調(diào)。進(jìn)而影響眼圖、jitter等信號(hào)完整性的表現(xiàn)。
解決方案:分析了相關(guān)的原因后,懷疑就是在測(cè)試時(shí)芯片內(nèi)部的走線形成了stub,那么在測(cè)試把芯片去掉,在PCIE信號(hào)兩個(gè)引腳上分別焊接上50ohm的端接電阻,類似PCIE CEM的測(cè)試一樣,探頭連接在電阻端進(jìn)行測(cè)試,這樣就不會(huì)存在stub,如果信號(hào)波形是好的,都能滿足眼圖、jitter等性能指標(biāo),那么懷疑是芯片內(nèi)部的走線引起的stub導(dǎo)致的反射,這就是成立的,這樣的情況可以認(rèn)為PCIe的互連通道的信號(hào)完整性能滿足產(chǎn)品和規(guī)范的要求。
芯片去掉之后,端接上電阻,得到眼圖和jitter分析結(jié)果如下圖7所示:
圖7 改變后測(cè)試眼圖和jitter
下圖8是端接后展開的波形,在上升和下降沿處都沒有觀察到非單調(diào)性。
圖8 改變后測(cè)試波形圖
綜上所述,此處PCIe Gen1測(cè)試信號(hào)完整性fail的問題是由于測(cè)試點(diǎn)不在最終端測(cè)試所造成的結(jié)果,可以推斷此PCIe互連通道的信號(hào)完整性沒有問題。
如果其它的測(cè)試遇到這樣的情況也是一樣,特別是一些項(xiàng)目的芯片很大,像FPGA那樣的,如果需要測(cè)試的信號(hào)線其能探測(cè)的測(cè)試點(diǎn)離最終端(Die)比較遠(yuǎn),在測(cè)試的時(shí)候又出現(xiàn)了問題,這個(gè)時(shí)候就需要考慮是否是由于測(cè)試點(diǎn)不在最終端(或最靠近最終端)造成的。
審核編輯:郭婷
-
芯片
+關(guān)注
關(guān)注
452文章
50033瀏覽量
419888 -
pcb
+關(guān)注
關(guān)注
4309文章
22868瀏覽量
395069
原文標(biāo)題:[案例]PCIE jitter測(cè)試問題分析以及解決方案
文章出處:【微信號(hào):SI_PI_EMC,微信公眾號(hào):信號(hào)完整性】歡迎添加關(guān)注!文章轉(zhuǎn)載請(qǐng)注明出處。
發(fā)布評(píng)論請(qǐng)先 登錄
相關(guān)推薦
評(píng)論