摘 要:
高性能計(jì)算、人工智能和 5G 移動(dòng)通信等高性能需求的出現(xiàn)驅(qū)使封裝技術(shù)向更高密度集成、更高速、低延時(shí)和更低能耗方向發(fā)展。簡(jiǎn)要地介紹了半導(dǎo)體封測(cè)企業(yè)、晶圓代工廠和 IDM 在高性能封裝領(lǐng)域的發(fā)展現(xiàn)狀,分析了國(guó)內(nèi)企業(yè)在此領(lǐng)域的布局和發(fā)展?fàn)顩r,并結(jié)合國(guó)家政策和國(guó)際環(huán)境變化,展望了未來(lái)國(guó)內(nèi)封測(cè)企業(yè)在該領(lǐng)域的發(fā)展方向。
0 引言
1965 年 4 月 ,Intel 創(chuàng)始 人之 一戈 登· 摩爾(Gordon Moore)在《電子學(xué)》雜志上刊載《讓集成電路填滿更多的組件》,文章中預(yù)言:當(dāng)價(jià)格不變時(shí),半導(dǎo)體芯片上集成的元器件數(shù)目(如晶體管和電阻數(shù)量)約每隔 18~24 個(gè)月增加 1 倍,性能提升 1 倍。這個(gè)著名的摩爾定律,在過(guò)去的幾十年間一直推動(dòng)著半導(dǎo)體技術(shù)的發(fā)展。
為滿足該定律的要求,晶圓代工廠不斷地縮小晶體管柵極特征尺寸。直到20世紀(jì)90 年代,該理論開(kāi)始遇到經(jīng)濟(jì)學(xué)和物理學(xué)上的雙重阻礙。相比于技術(shù)節(jié)點(diǎn) 90 nm,3 nm 的投資成本增加了 35~40 倍 ,僅英特爾(Intel)、三星(Samsung)和臺(tái)積電(TSMC)3 家企業(yè)有能力跟隨,可以繼續(xù)在該賽道上競(jìng)爭(zhēng)。與此同時(shí),科技浪潮向高性能計(jì)算、人工智能、深度學(xué)習(xí)和 5G 通信等領(lǐng)域快速地發(fā)展,其愈加依賴超高性能的高速芯片。除芯片自身往更高技術(shù)節(jié)點(diǎn)推進(jìn)外,高性能封裝技術(shù)也成為主要的解決方案之一。
高性能封裝作為一種前沿的封裝技術(shù),其主要特點(diǎn)為I/O的高密度(≥16/mm 2 )和細(xì)間距(≤130 μm),其 典 型 的 代 表 為 高 速 專 用 集 成 電 路(application specific integrated circuit ,ASIC )處理 芯片 和大 約4 000 個(gè) 端 口 的 高 帶 寬 存 儲(chǔ) 器(high bandwidth memory,HBM)的超高密度連接,該異構(gòu)芯片集成封裝技術(shù)將整體性能推向極致。
據(jù) Yole development預(yù)測(cè),從 2019~2025年,高性能封裝的市場(chǎng)營(yíng)收將由8 億美元增至 43 億美元 ,年平均復(fù)合增長(zhǎng)率約為31%。對(duì)此,封測(cè)企業(yè)(OSAT)、晶圓代工廠和垂直整合制造廠(integrated design andmanufacture,IDM)紛紛強(qiáng)勢(shì)加入該賽道,布局相關(guān)發(fā)明專利,搶占市場(chǎng)。
本文主要介紹國(guó)內(nèi)、外現(xiàn)有的高性能封裝技術(shù),闡述其結(jié)構(gòu)特點(diǎn),分析我國(guó)在該領(lǐng)域的現(xiàn)狀,為國(guó)內(nèi)封測(cè)企業(yè)在高性能封裝技術(shù)的研發(fā)和產(chǎn)業(yè)化上提供必要的信息支持。
1 主要的高性能封裝技術(shù)
目前,高性能封裝技術(shù)主要包括:超高密度扇出封裝(ultra-high densityfan-out,UHD FO)、2.5D interposer、3D stacked memories 、embedded Si bridge和 hybrid bonding,其關(guān)鍵技術(shù)基本掌握在世界頭部封測(cè)企業(yè)(OSAT)、先進(jìn)的晶圓代工廠和 IMD 手中,如長(zhǎng)電科技、日月光 、安靠、臺(tái)積電(TSMC)、三星(Samsung)和英特爾(Intel)等,如圖1所示。
在高性能封裝技術(shù)中,芯片間的異構(gòu)或異質(zhì)封裝集成扮演著重要作用,涉及TSV技術(shù)、高密度重布線(RDL)、micro bump 和 bump less 混合鍵合等先進(jìn)工藝,這些工藝對(duì)設(shè)備 、無(wú)塵室等級(jí)均有較高的要求,而且前期資本投入很高。晶圓代工廠和 IDM 利用自身先進(jìn)的制造能力、強(qiáng)大的人才和經(jīng)濟(jì)實(shí)力,在高性能封裝技術(shù)領(lǐng)域占據(jù)著絕對(duì)優(yōu)勢(shì)地位。
1.1OSAT的高性能封裝技術(shù)
在高性能封裝方面,OSAT廠的代表封裝技術(shù)為Fan out和 2.5D 封裝。其中,F(xiàn)an out的典型技術(shù)為嵌入式晶圓級(jí)球柵陣列(embedded wafer level BGAe,WLB),由英飛凌在 2014 年提出 ,通過(guò)專利授權(quán) ,在日月光(ASE)、星科金朋(STATS ChipPAC,被長(zhǎng)電科技收購(gòu))、Nanium(被 Amkor 收購(gòu))等公司實(shí)現(xiàn)規(guī)?;慨a(chǎn)。
eWLB 結(jié)構(gòu)如圖 2 所示,采用模塑料將 1 顆或多顆芯片進(jìn)行封裝。OSAT 基于 eWLB 技術(shù),積極開(kāi)發(fā)高密度基底上扇出型芯片(fanout chip on substrate,F(xiàn)OCoS)封裝 ,其結(jié)構(gòu)根據(jù)上芯的順序 ,又可分為先芯片的基底上扇出型芯片(FOCoS chip last,F(xiàn)OCoS-CL)和 后 芯 片 的 基 底 上 扇 出 型 芯 片(FOCoS chip first,F(xiàn)OCoS-CF)。
在結(jié)構(gòu)上,eWLB 通過(guò)不斷縮減RDL線寬(Line,L)/間距(Space,S),由L/S 5 μm /5 μm遞減至 OSAT普遍使用的 L/S 2 μm /2 μm;同時(shí),RDL的層數(shù)將繼續(xù)增加,最后由 bump pitch 小于 55 μm 的micro bump實(shí)現(xiàn)HBM和ASIC芯片間的高密度互連,打破內(nèi)存對(duì)處理能力的限制(即“存儲(chǔ)墻”)。
為進(jìn)一步提升Fan out封裝的I/O的互連密度,基于 FOCoS 的 堆 棧 Si 橋 接 的 基 底 上 扇 出 型 芯 片(stacked Si bridge FOCos,sFOCoS)被開(kāi)發(fā)出來(lái),該結(jié)構(gòu)利用前道晶圓代工能力,制作線路 L/S 為 0.8 μm /0.8 μm的Si bridge,再將其埋入molding材料中,實(shí)現(xiàn)更高密度的互連;同時(shí),可以降低Si interposer開(kāi)發(fā)導(dǎo)致的高昂費(fèi)用。
在2.5D封裝方面,Si 轉(zhuǎn)接板為其重要組成之一,能夠?qū)崿F(xiàn)異質(zhì)芯片互連,滿足高計(jì)算能力和高帶寬的要求,如圖3所示。
在 Si轉(zhuǎn)接板上,可制作尺寸小于 1 μm 的線寬和過(guò)孔,在滿足超高I/O密度方面具有明顯的優(yōu)勢(shì)。但是,上述工藝均需采用晶圓代工廠的設(shè)備和工藝,技術(shù)成本高,因此,在OSAT廠未得到廣泛使用。
1.2晶圓代工廠和IDM的高性能封裝技術(shù)
晶圓代工廠和 IDM 憑借技術(shù)、人才和資源等優(yōu)勢(shì),積極地布局高性能封裝,其中,最具實(shí)力的代表企業(yè)包括TSMC、Samsung和Intel。
1.2.1 TSMC的高性能封裝技術(shù)
2016 年,TSMC 成 功 研 發(fā) 集 成 扇 出 封 裝(integrated fan-out,InFO)技術(shù),如圖 4所示,并首次應(yīng)用在當(dāng)年蘋果的旗艦機(jī)型 iPhone 7與 iPhone 7Plus中的 A10 處理器 ,成為 TSMC 獨(dú)占蘋果 A 系列處理器訂單的關(guān)鍵,開(kāi)啟了整個(gè)半導(dǎo)體業(yè)界研發(fā) 2D 及3D FO 堆疊技術(shù)的熱潮,并衍生出一系列相關(guān)產(chǎn)品,如InFO-oS,InFO-MS,InFO-AiP等。
InFO 與 eWLB 有類似的 Fan out 技術(shù),無(wú)需印刷線路板,將已知合格芯片(known gooddie,KGD)進(jìn)行晶圓重組,實(shí)現(xiàn)同質(zhì)、異質(zhì)芯片間直接互聯(lián),大大縮短互連長(zhǎng)度;另外,TSMC 擁有 4層細(xì)線寬/線間距(2 μm/2 μm)的重布線和 36 μm 的芯片間 I/O pitch的加工能力,能夠封裝更多I/O的芯片,滿足移動(dòng)通信領(lǐng)域?qū)τ诎雽?dǎo)體器件的超小體積和更多功能的要求。
為進(jìn)一步提高封裝體的集成度,TSMC開(kāi)發(fā)了配套晶圓基底(chip on wafer on substrate,CoWoS)封裝技術(shù),其結(jié)構(gòu)如圖5所示。根據(jù)Si interposer的使用情況 ,CoWoS 分為 CoWoS@-R 和 CoWoS@-S ,前者使用OSAT的光刻技術(shù),可實(shí)現(xiàn)5層細(xì)線寬/線間距(2 μm /2 μm)的制作;后者直接使用晶圓代工廠的光刻和大馬士革工藝,在 Si interposer 上制作亞微米級(jí)L/S 的 金 屬 層 ,高 效 地 實(shí) 現(xiàn) 高 性 能 計(jì) 算(high performance compute,HPC)和 HBM 連接 ,并在蘋果和高通產(chǎn)品上得到了重要的應(yīng)用。
在 3D IC 方面 ,TSMC 在 2019 年提出系統(tǒng)整合單晶片(system on integrated chip,SoIC)技術(shù),如圖 6所示,其基于 TSV、micro bump 和混合鍵合等技術(shù),可實(shí)現(xiàn) I/O 密度大于 10 000/mm 2 的封裝。SoIC將處理器、內(nèi)存和傳感器等幾種不同類型的芯片堆疊在一起,使封裝模組體積更小 、功能更強(qiáng)大,同時(shí)實(shí)現(xiàn)了低延時(shí) ,低能耗的目的,可以說(shuō)是真正意義上的 3D 堆棧技術(shù) ,預(yù)計(jì)會(huì)在 2022 年實(shí)現(xiàn)規(guī)?;慨a(chǎn)。
目前,TSMC 在晶圓級(jí) 3D IC 技術(shù)中已經(jīng)擁有強(qiáng)大的 3D 封裝技術(shù)組合 ,如 CoWoS,InFO-R,COW 和WoW 等。從 2020 開(kāi)始,TSMC 采用新的“3D Fabric”框架推廣這些技術(shù),這是其 3D封裝技術(shù)的新品牌計(jì)劃,該技術(shù)是將小芯片、高帶寬內(nèi)存和專用IP捆綁在一起,構(gòu)成異構(gòu)封裝。
1.2.2 Samsung的高性能封裝技術(shù)
相較于 TSMC 的 12 寸晶圓級(jí) InFO 封裝技術(shù) ,Samsung 主要在面板級(jí)扇出型封裝(fan-out panel-level packaging,F(xiàn)O-PLP)上發(fā)力,進(jìn)一步縮減封裝成本,且在其高端產(chǎn)品Galaxy Watch的應(yīng)用處理器上應(yīng)用。目前,Samsung使用510 mm × 415 mm尺寸的面板制造FOPLP,且已經(jīng)開(kāi)發(fā)出高達(dá)800 mm × 600 mm規(guī)格的面板。
在 FO-PLP 的開(kāi)發(fā)上 ,隨著面板面積的增大 ,產(chǎn)品翹曲變得嚴(yán)重,對(duì)光刻工藝帶來(lái)較大的挑戰(zhàn),直接影響高密度 L/S 為 2 μm /2 μm 的 RDL 的開(kāi)發(fā)。除上述問(wèn)題外,隨著 L/S 的減小 ,Ti 殘留和 Ti undercut 等工藝問(wèn)題,也有待解決。
在 2.5D 封裝方面 ,Samsung 除采用 Si interposer外 ,通 過(guò) 在 基 板 表 面 插 入 高 密 度 RDL 和 有 機(jī)interposer,開(kāi)發(fā)出相對(duì)廉價(jià)的2.1D和2.3D封裝,應(yīng)用在部分低端產(chǎn)品上,如圖 7 所示。此舉避免了開(kāi)發(fā)Si interposer 的高昂費(fèi)用,同時(shí),可直接在 OSAT 廠的光刻設(shè)備上實(shí)現(xiàn)。
Samsung 在 3D IC 上與 TSMC 走相同的道路 ,通過(guò) TSV 孔將相同的內(nèi)存芯片垂直互連,如圖 8 所示。三星的這項(xiàng)技術(shù)被認(rèn)為是大規(guī)模生產(chǎn)高性能芯片所面臨的最具挑戰(zhàn)性的封裝技術(shù)之一,其需要極高的精度才能確保上萬(wàn)個(gè)TSV孔的三維垂直互連。
1.2.3 Intel的高性能封裝技術(shù)
與 OSAT、晶圓代工不同 ,Intel 作為 IDM 模式的代表,在先進(jìn)封裝領(lǐng)域,擁有獨(dú)有的技術(shù)專利。
2014 年,英特爾提出嵌入式多芯片互連橋接(embeddedmulti-die interconnect bridge,EMIB)封裝技術(shù) ,是 2.5D interposer 封裝技術(shù)的低成本替代方案,如圖 9所示。EMIB 技術(shù)與典型的 2.5D 封裝采用硅中介層不同,通過(guò)在基板中嵌入一小塊硅芯片,實(shí)現(xiàn)兩個(gè)芯片的高密度互連,起到“橋梁”的作用。其對(duì)芯片尺寸大小沒(méi)有限制,從而在理論上保證了異質(zhì)芯片的集成。由于沒(méi)有 TSV,EMIB技術(shù)也屬于基板類封裝,因此,被劃分為基于二維平面延伸的先進(jìn)封裝技術(shù)。
2018 年 12 月,英特爾首次展示了邏輯計(jì)算芯片高密度3D堆疊封裝技術(shù)Foveros,其被稱作三維面對(duì)面異構(gòu)集成芯片堆疊技術(shù),如圖 10 所示。Foveros采用 3D 芯片堆疊的系統(tǒng)級(jí)封裝(SiP),來(lái)實(shí)現(xiàn)邏輯對(duì)邏 輯(logic-on-logic)的 芯 片 異 質(zhì) 集 成 。 首 款Foveros 3D 堆疊設(shè)計(jì)的主板芯片 LakeField,它集成了 10 nm Ice Lake 處理器以及 22 nm 核心,具備完整的PC功能,同時(shí),其體積只有幾枚美分硬幣大小。
2高性能封裝的技術(shù)特點(diǎn)與國(guó)內(nèi)現(xiàn)狀
隨著集成電路應(yīng)用多元化,智能手機(jī)、物聯(lián)網(wǎng)、汽車電子、高性能計(jì)算、5G、人工智能等新興領(lǐng)域,對(duì)先進(jìn)封裝提出更高要求,封裝技術(shù)發(fā)生著日新月異的變化,推動(dòng)產(chǎn)業(yè)向著系統(tǒng)集成、高速、高頻、三維、超細(xì)節(jié)距互連方向發(fā)展,F(xiàn)an out、2.5D 和 3D 封裝等先進(jìn)技術(shù)受到更多的青睞。如表1所示,對(duì)比了這3種封裝方式的特點(diǎn)。
近年來(lái),國(guó)內(nèi)領(lǐng)先企業(yè)在先進(jìn)封裝領(lǐng)域取得較大突破,先進(jìn)封裝的產(chǎn)業(yè)化能力基本形成 ,但在 2.5D/3D IC等高性能封裝方面,中國(guó)大陸封裝企業(yè)與國(guó)際先進(jìn)水平仍有一定差距。海外并購(gòu)讓中國(guó)大陸封測(cè)企業(yè)快速獲得了技術(shù)、市場(chǎng),彌補(bǔ)了一些結(jié)構(gòu)性的缺陷,極大地推動(dòng)了其向上發(fā)展。但是,近期海外審核趨嚴(yán),使國(guó)際投資并購(gòu)受到阻礙、可選并購(gòu)標(biāo)的減少,中國(guó)未來(lái)通過(guò)并購(gòu)取得先進(jìn)封裝技術(shù)與市占率的可能性減小,自主研發(fā)和國(guó)內(nèi)整合將成為主流。
在自主研發(fā)方面 ,由于高性能封裝采用高密度RDL、micro bump 和混合鍵合等先進(jìn)工藝制程,涉及晶圓代工所用技術(shù)類型與設(shè)備等資源,封測(cè)企業(yè)在技術(shù)、資金受限情況下,可能選擇與晶圓代工廠進(jìn)行技術(shù)合作,或是以技術(shù)授權(quán)等方式,再搭配自身龐大的產(chǎn)能基礎(chǔ)進(jìn)行接單量產(chǎn),共同擴(kuò)大市場(chǎng)。目前,國(guó)內(nèi)晶圓代工廠和封測(cè)企業(yè)進(jìn)行合作的方向主要是晶圓級(jí)封裝及低密度集成,在高密度集成方面的研發(fā),仍有較長(zhǎng)的路要走。
在國(guó)內(nèi)三強(qiáng)封測(cè)企業(yè)中,長(zhǎng)電通過(guò)收購(gòu)星科金朋,獲得 eWLB 的專利使用權(quán),成為全球最大的晶圓級(jí)扇出型封裝(FO-WLP)供應(yīng)商之一,以此為基礎(chǔ),逐步進(jìn)入 UHD FO 的領(lǐng)域。華天科技開(kāi)發(fā)出 Si 基Fan out 封裝技術(shù),以此為基礎(chǔ),拓展其在 3D 封裝方面的應(yīng)用,但處理芯片和 HBM 需要較大的 Si基面積,由此造成的工藝問(wèn)題尚待解決。
同時(shí),在Si基上如何制作高密度 RDL 和微凸點(diǎn) ,也需要進(jìn)一步開(kāi)發(fā)。通富微電子股份有限公司也較早地開(kāi)始了 Fan out、2.5D 和 3D 封裝等高端技術(shù)方面的研發(fā),并積極和華為、AMD 等優(yōu)質(zhì)客戶進(jìn)行合作,開(kāi)展 UHD FO、超薄存儲(chǔ)芯片 2.5D TSV interposer 及 3D 堆疊集成封裝技術(shù)研究,并建立生產(chǎn)線實(shí)現(xiàn)規(guī)?;慨a(chǎn)。
在國(guó)家“十三五”和即將到來(lái)的“十四五”規(guī)劃,以及 02 專項(xiàng)的大力支持下,國(guó)內(nèi)封測(cè)企業(yè)積極地填補(bǔ)中國(guó)大陸在高性能封裝的技術(shù)空白,提升關(guān)鍵工藝設(shè)備及關(guān)鍵工藝材料國(guó)產(chǎn)化的比重,打破半導(dǎo)體存儲(chǔ)器市場(chǎng)在先進(jìn)封裝技術(shù)方面的壟斷。
3結(jié)論與展望
摩爾定律的趨緩使得高性能封裝技術(shù)成為當(dāng)下半導(dǎo)體技術(shù)發(fā)展的新方向主之一。國(guó)際頭部 OSAT廠、晶圓代工廠和 IDM 熱衷于在 Fan out、2.5D 和 3D封裝技術(shù)上布局相關(guān)專利,開(kāi)發(fā)新產(chǎn)品和實(shí)現(xiàn)規(guī)?;a(chǎn),不斷夯實(shí)其在該領(lǐng)域的競(jìng)爭(zhēng)優(yōu)勢(shì)。在高性能封裝上,需要使用的高密度RDL、micro bump、TSV和混合鍵合等工藝技術(shù),將處理芯片和 HBM 進(jìn)行異構(gòu)或異質(zhì)集成,滿足對(duì)高密度 I/O 的封測(cè)要求,最大限度地提升了芯片的性能。
審核編輯:劉清
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原文標(biāo)題:淺析高性能封裝技術(shù)的發(fā)展
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