10道題看你對(duì)電路了解多少

1、同步電路和異步電路的區(qū)別是什么?

同步電路：存儲(chǔ)電路中所有觸發(fā)器的時(shí)鐘輸入端都接同一個(gè)時(shí)鐘脈沖源，因而所有觸發(fā)器的狀態(tài)的變化都與所加的時(shí)鐘脈沖信號(hào)同步。

異步電路：電路沒(méi)有統(tǒng)一的時(shí)鐘，有些觸發(fā)器的時(shí)鐘輸入端與時(shí)鐘脈沖源相連，這有這些觸發(fā)器的狀態(tài)變化與時(shí)鐘脈沖同步，而其他的觸發(fā)器的狀態(tài)變化不與時(shí)鐘脈沖同步。

2、什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象?怎樣判斷?如何消除?

在組合邏輯中，由于門的輸入信號(hào)通路中經(jīng)過(guò)了不同的延時(shí)，導(dǎo)致到達(dá)該門的時(shí)間不一致叫競(jìng)爭(zhēng)。產(chǎn)生毛刺叫冒險(xiǎn)。

判斷方法：代數(shù)法、圖形法(是否有相切的卡諾圈)、表格法(真值表)。如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。

冒險(xiǎn)分為偏"1"冒險(xiǎn)和偏"0"冒險(xiǎn)。解決方法：一是添加布爾式的消去項(xiàng);二是在芯片外部加電容;三是加入選通信號(hào)。

3、FPGA和ASIC的概念，他們的區(qū)別?

FPGA是可編程ASIC。

ASIC，專用集成電路，它是面向?qū)ｉT用途的電路，專門為一個(gè)用戶設(shè)計(jì)和制造的。根據(jù)一個(gè)用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與門陣列等其它ASIC(Application Specific IC)相比，它們又具有設(shè)計(jì)開(kāi)發(fā)周期短、設(shè)計(jì)制造成本低、開(kāi)發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢驗(yàn)等優(yōu)點(diǎn)。

4、單片機(jī)上電后沒(méi)有運(yùn)轉(zhuǎn)，首先要檢查什么?

(1)首先應(yīng)該確認(rèn)電源電壓是否正常。用電壓表測(cè)量接地引腳跟電源引腳之間的電壓，看是否是電源電壓，例如常用的5V。

(2)接下來(lái)就是檢查復(fù)位引腳電壓是否正常。分別測(cè)量按下復(fù)位按鈕和放開(kāi)復(fù)位按鈕的電壓值，看是否正確。

(3)然后再檢查晶振是否起振了，一般用示波器來(lái)看晶振引腳的波形;經(jīng)過(guò)上面幾點(diǎn)的檢查，一般即可排除故障了。

5、什么是同步邏輯和異步邏輯?

同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒(méi)有固定的因果關(guān)系。

6、你知道哪些常用邏輯電平?TTL與COMS電平可以直接互連嗎?

常用邏輯電平：12V、5V、3.3V。

TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。

7、如何解決亞穩(wěn)態(tài)?

亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí)，既無(wú)法預(yù)測(cè)該單元的輸出電平，也無(wú)法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平上。

在亞穩(wěn)態(tài)期間，觸發(fā)器輸出一些中間級(jí)電平，或者可能處于振蕩狀態(tài)，并且這種無(wú)用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。

解決方法主要有：

降低系統(tǒng)時(shí)鐘;

用反應(yīng)更快的觸發(fā)器(FF)，鎖存器(LATCH);

引入同步機(jī)制，防止亞穩(wěn)態(tài)傳播;

改善時(shí)鐘質(zhì)量，用邊沿變化快速的時(shí)鐘信號(hào);

使用工藝好、時(shí)鐘周期裕量大的器件。

可見(jiàn)，寄存器和鎖存器具有不同的應(yīng)用場(chǎng)合，取決于控制方式以及控制信號(hào)和數(shù)據(jù)信號(hào)之間的時(shí)間關(guān)系：若數(shù)據(jù)信號(hào)有效一定滯后于控制信號(hào)有效，則只能使用鎖存器;若數(shù)據(jù)信號(hào)提前于控制信號(hào)到達(dá)并且要求同步操作，則可用寄存器來(lái)存放數(shù)據(jù)。

8、IC設(shè)計(jì)中同步復(fù)位與異步復(fù)位的區(qū)別?

異步復(fù)位是不受時(shí)鐘影響的，在一個(gè)芯片系統(tǒng)初始化(或者說(shuō)上電)的時(shí)候需要這么一個(gè)全局的信號(hào)來(lái)對(duì)整個(gè)芯片進(jìn)行整體的復(fù)位，到一個(gè)初始的確定狀態(tài)。而同步復(fù)位需要在時(shí)鐘沿來(lái)臨的時(shí)候才會(huì)對(duì)整個(gè)系統(tǒng)進(jìn)行復(fù)位。

9、說(shuō)說(shuō)靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)?

靜態(tài)時(shí)序分析是采用窮盡分析方法來(lái)提取出整個(gè)電路存在的所有時(shí)序路徑，計(jì)算信號(hào)在這些路徑上的傳播延時(shí)，檢查信號(hào)的建立和保持時(shí)間是否滿足時(shí)序要求，通過(guò)對(duì)最大路徑延時(shí)和最小路徑延時(shí)的分析，找出違背時(shí)序約束的錯(cuò)誤。

它不需要輸入向量就能窮盡所有的路徑，且運(yùn)行速度很快、占用內(nèi)存較少，不僅可以對(duì)芯片設(shè)計(jì)進(jìn)行全面的時(shí)序功能檢查，而且還可利用時(shí)序分析的結(jié)果來(lái)優(yōu)化設(shè)計(jì)，因此靜態(tài)時(shí)序分析已經(jīng)越來(lái)越多地被用到數(shù)字集成電路設(shè)計(jì)的驗(yàn)證中。

動(dòng)態(tài)時(shí)序模擬就是通常的仿真，因?yàn)椴豢赡墚a(chǎn)生完備的測(cè)試向量，覆蓋門級(jí)網(wǎng)表中的每一條路徑。因此在動(dòng)態(tài)時(shí)序分析中，無(wú)法暴露一些路徑上可能存在的時(shí)序問(wèn)題。

這就說(shuō)明如果數(shù)據(jù)晚于控制信號(hào)的情況下，只能用latch,這種情況就是，前面所提到的latch timing borrow，基本上相當(dāng)于借了一個(gè)高電平時(shí)間，也就是說(shuō)，latch借的時(shí)間也是有限的。

10、基本放大電路的種類及優(yōu)缺點(diǎn)，廣泛采用差分結(jié)構(gòu)的原因?

基本放大電路按其接法的不同可以分為共發(fā)射極放大電路、共基極放大電路和共集電極放大電路，簡(jiǎn)稱共基、共射、共集放大電路。

共射放大電路既能放大電流又能放大電壓，輸入電阻在三種電路中居中，輸出電阻較大，頻帶較窄。常做為低頻電壓放大電路的單元電路。

共基放大電路只能放大電壓不能放大電流，輸入電阻小，電壓放大倍數(shù)和輸出電阻與共射放大電路相當(dāng)，頻率特性是三種接法中最好的電路。常用于寬頻帶放大電路。

共集放大電路只能放大電流不能放大電壓，是三種接法中輸入電阻最大、輸出電阻最小的電路，并具有電壓跟隨的特點(diǎn)。常用于電壓放大電路的輸入級(jí)和輸出級(jí)，在功率放大電路中也常采用射極輸出的形式。

審核編輯：湯梓紅