硬件設(shè)計(jì)案例分析之常用存儲器FLASH與DDR的設(shè)計(jì)

常用電路模塊的布局布線原則

常用存儲器設(shè)計(jì)

*SDRAM

*FLASH

*DDR

*DDR2

*DDR3

*QDR

1、FLASH的設(shè)計(jì)

FLASH（閃速存儲器）-速率較低

布局：一般采用菊花鏈

BGA->SDRAM->FLASH

（FLASH和SDRAM推薦距離為500~1000MIL），如下圖：

2、FLASH的設(shè)計(jì)

布線（如圖）

3W原則

等長范圍：+-100MIL

特性阻抗：50歐

3、DDR的設(shè)計(jì)

管腳定義解釋（如下圖）

4、DDR的布局

布局原則：靠近CPU擺放

DDR X1片時(shí)，采用點(diǎn)對點(diǎn)的布局方式，

DDR到CPU的推薦的中心距離：

當(dāng)中間無排阻時(shí)：900~1000MIL;

當(dāng)中間有排阻時(shí)：1000~1300MIL。

DDR X2片時(shí)，相對于CPU嚴(yán)格對稱，如下圖：

VREF電容的位置，如下圖：

5、DDR的保護(hù)區(qū)域

DDR2保護(hù)區(qū)域（KEEPOUT REGION）：DDR2內(nèi)存組，所有同DDR相關(guān)的阻容電路，一直向CPU方向延伸至CPU的DDR控制器，稱為DDR保護(hù)區(qū)域（DDR KEEPOUT REGION）。這個(gè)區(qū)域里需要滿足一下條件：

A)不得出現(xiàn)與DDR無關(guān)的信號；

B)必須提供完整的地平面（信號線下方地平面不得中斷）；

C)必須提供完整的VCC_1V8電源平面（信號線下方電源平面不得中斷）。

如下圖：

6、DDR的布線

特性阻抗：單端50歐，差分100歐；

數(shù)據(jù)線每10根盡量走在同一層；

信號線的間距滿足3W原則

數(shù)據(jù)線、地址（控制）線、時(shí)鐘線之間的距離保持20MIL以上或者至少3W

完整的參考平面

VREF電源走線推薦>=20~30mil

誤差范圍：

差分對誤差嚴(yán)格控制在5MIL；

數(shù)據(jù)線誤差范圍控制在+/-25MIL；

地址線誤差范圍控制在+/-100MIL；

7、DDR的時(shí)序設(shè)計(jì)

DDR（采用樹形或者星形拓?fù)洌┤缦聢D：