在Vivado的界面中,有個RTL ANALYSIS->Open Elaborated Design的選項,可能很多工程師都沒有使用過。因為大家基本都是從Run Synthesis開始的。
elaborate可以翻譯為“詳盡解析”,就是將RTL源代碼翻譯轉換成對應的電路。
有同學會問,這不是Synthesis做的工作嗎?
我們可以來比較一下Elaborate和Synthesis后的Schematic就很直觀了:
Elaborated Design:
image-20221023165430449
Synthesisd Design:
image-20221023165346017
可以看出,Elaborated Design里面的電路是單純的對RTL源代碼的解析,到了Synthesisd Design,則可以看到Xilinx的具體的庫單元,比如LUT3、FDRE等,都是在Xilinx FPGA中真實存在的。
其實在綜合的log文件,看到Elaborate的存在,綜合的第一步就是先進行Elaborate:
聲明:本文內容及配圖由入駐作者撰寫或者入駐合作網站授權轉載。文章觀點僅代表作者本人,不代表電子發(fā)燒友網立場。文章及其配圖僅供工程師學習之用,如有內容侵權或者其他違規(guī)問題,請聯(lián)系本站處理。
舉報投訴
相關推薦
Xilinx的新一代設計套件Vivado相比上一代產品ISE,在運行速度、算法優(yōu)化和功能整合等很多方面都有了顯著地改進。但是對初學者來說,新的約束語言XDC以及腳本語言Tcl的引入則成為了快速掌握Vivado使用技巧的最大障礙,以至于兩年多后的今天,仍有很多用戶缺乏升級到
發(fā)表于 09-14 09:09
?1790次閱讀
。UG973中描述的卸載過程不起作用,因為沒有 /.xinstall/Vivado_2017.2/xsetup這可以用'-Uninstall'開頭。所以我用'rm -rf'刪除了 /.xinstall
發(fā)表于 12-25 11:10
Vivado設計套件有何作用?Verilog HDL是什么?STM32按內核架構分為哪些?
發(fā)表于 10-11 07:22
??傮w而言,Vivado 2017.1比Vivado2016.4給出了更好的效果。雖然在測試1中的結果有些相似,但是Vivado2017.1從測試2和3
發(fā)表于 07-04 11:23
?1w次閱讀
Vivado使用技巧的最大障礙,以至于兩年多后的今天,仍有很多用戶缺乏升級到Vivado的信心。本文介紹了Tcl在Vivado中的基礎應用,希望起到拋磚引玉的
發(fā)表于 11-18 03:52
?4893次閱讀
關于Tcl在Vivado中的應用文章從Tcl的基本語法和在Vivado中的應用展開,介紹了如何擴展甚至是定制FPGA設計實現(xiàn)流程后,引出了一個更細節(jié)的應用場景:如何利用Tcl在已完成布
發(fā)表于 11-18 18:26
?5319次閱讀
簡述功率放大器的作用。功率放大器最主要的作用就是用來放大音量的,除了放大音量之外,還具有提高音質的作用。
發(fā)表于 09-01 11:36
?3.3w次閱讀
物理優(yōu)化是Vivado實現(xiàn)流程中更快時序收斂的重要組成部分。
了解如何在Vivado中應用此功能以交換運行時以獲得更好的設計性能。
發(fā)表于 11-23 06:06
?3987次閱讀
了解如何使用2014.1中引入的新激活許可為Vivado工具生成許可證。
另外,了解Vivado 2014.1中的許可更改如何影響您,以及如何在激活客戶端中使用新的
發(fā)表于 11-22 07:10
?2946次閱讀
本篇文章來自賽靈思高級工具產品應用工程師 Hong Han. 本篇博文將繼續(xù)介紹在Vitis中把Settings信息傳遞到底層的Vivado. 對于Vivado實現(xiàn)階段策略的指定
發(fā)表于 08-13 14:35
?4184次閱讀
簡述揚塵噪聲監(jiān)測系統(tǒng)的作用及功能
發(fā)表于 10-20 17:49
?5次下載
在Vivado的界面中,有個RTL ANALYSIS->Open Elaborated Design的選項,可能很多工程師都沒有使用過。因為大家基本都是從Run Synthesis開始的。
發(fā)表于 10-24 10:05
?1384次閱讀
Xilinx的新一代設計套件Vivado相比上一代產品 ISE,在運行速度、算法優(yōu)化和功能整合等很多方面都有了顯著地改進。但是對初學者來說,新的約束語言 XDC 以及腳本語言 Tcl 的引入則成為
發(fā)表于 04-15 09:43
?1381次閱讀
關于 Tcl 在 Vivado中的應用文章從 Tcl 的基本語法和在 Vivado 中的 應用展開,繼上篇《用 Tcl 定制 Vivado
發(fā)表于 05-05 15:34
?2443次閱讀
今天介紹一下,如何在Vivado中添加時序約束,Vivado添加約束的方法有3種:xdc文件、時序約束向導(Constraints Wizard)、時序約束編輯器(Edit Timing Constraints )
發(fā)表于 06-26 15:21
?3619次閱讀
評論