性能仍然是任何復(fù)雜片上系統(tǒng) (SoC) 設(shè)計(jì)的關(guān)鍵因素。此外,復(fù)雜性每天都在增加,這給工程師跟蹤設(shè)計(jì)性能帶來了挑戰(zhàn),但他們的任務(wù)是不斷提高芯片性能。在運(yùn)行時,性能工程師不僅可以開發(fā)功能,還可以檢查受新模塊影響的設(shè)計(jì)性能。在傳統(tǒng)方法中,功能開發(fā)和性能分析是順序任務(wù),并一個接一個地執(zhí)行。
Synopsys 的 Verdi 性能分析器支持運(yùn)行時指標(biāo),以幫助實(shí)現(xiàn)所需的芯片性能。Verdi 性能分析器允許功能開發(fā)人員在早期運(yùn)行時執(zhí)行基于性能的檢查。本博客以內(nèi)存協(xié)議為例,但該流程與協(xié)議無關(guān),適用于所有 SoC 設(shè)計(jì)。
典型的SOC設(shè)計(jì)由許多子系統(tǒng)組成,例如存儲器子系統(tǒng),互連總線和處理器,每個子系統(tǒng)的驗(yàn)證都使用基于UVM的VIP獨(dú)立完成。在基于 UVM 的環(huán)境中,控制器設(shè)計(jì)用于向驗(yàn)證 IP 發(fā)送測試激勵,其結(jié)果可以通過 VIP 本身進(jìn)行研究。VIP 可以提供可用于分析系統(tǒng)性能的性能數(shù)據(jù),并幫助查找軟件和硬件瓶頸。
API是用系統(tǒng)Verilog語言編寫的,很容易集成到任何測試臺中。Verdi 性能分析器解決方案允許基于時間片(默認(rèn)為整個模擬時間)創(chuàng)建實(shí)例,并可進(jìn)一步用于創(chuàng)建自定義配置和設(shè)置約束值。用戶可以添加斷點(diǎn)并在所需時間內(nèi)評估性能。啟用和禁用性能分析是許多設(shè)計(jì)人員在最短時間內(nèi)找到確切性能漏洞的關(guān)鍵優(yōu)勢。如果在整個模擬中出現(xiàn)少量事務(wù)錯誤,則只能在該時間內(nèi)啟用性能指標(biāo),從而使用較少的內(nèi)存和時間。此功能支持適用于所有 Synopsys 協(xié)議。
審核編輯:郭婷
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