零基礎(chǔ)學(xué)習(xí)：基于FPGA的多路選擇器設(shè)計(jì)（附代碼）

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多路選擇器設(shè)計(jì)

多路選擇器是數(shù)據(jù)選擇器的別稱。在多路數(shù)據(jù)傳送過程中，能夠根據(jù)需要將其中任意一路選出來的電路，叫做數(shù)據(jù)選擇器，也稱多路選擇器或多路開關(guān)。

二選一多路選擇器

二選一多路選擇器的數(shù)據(jù)輸入有兩個(gè)，分別為dataa和datab。為了能夠確定選擇那一路數(shù)據(jù)能夠通過，還需要一個(gè)選擇端（sel）。因?yàn)檩斎胫挥袃陕窋?shù)據(jù)，選擇端只要能夠表現(xiàn)出兩種狀態(tài)即可，因而選擇端位寬為1即可。

假設(shè)dataa和datab都是位寬為1的數(shù)據(jù)，當(dāng)sel為0時(shí)，選擇dataa通過；當(dāng)sel為1時(shí)，選擇datab通過；odata表示通過后的數(shù)據(jù)。

圖1 ：二選一多路選擇器模型

根據(jù)上述功能，列出真值表。

圖2 ：二選一多路選擇器真值表

根據(jù)真值表，化簡得出布爾表達(dá)式：

odata = （dataa &（~sel）） | （datab & sel）；

在verilog中，算術(shù)運(yùn)算中，“&”表示算術(shù)（按位）與，“|”表示算術(shù)（按位）或，“~”表示算術(shù)（按位）取反。

在數(shù)字電路基礎(chǔ)中，根據(jù)表達(dá)式，就可以得到電路圖。

現(xiàn)在我們要在FPGA中實(shí)現(xiàn)，二選一多路選擇命名為“mux2_1”，不要命名為mux21，mux21是quartus中默認(rèn)器件庫中的名字，命名相同會出現(xiàn)錯(cuò)誤。

建立工程后，輸入如下設(shè)計(jì)代碼：（mux2_1代碼）

圖4 ：mux2_1的RTL視圖

設(shè)計(jì)完成后，輸入如下testbench代碼：（mux2_1_tb代碼）

在verilog中，“//”表示本行被注釋，綜合器綜合時(shí)，自動(dòng)略過。

在testbench中，連接線的名字可以隨意定義，建議和端口相同。

設(shè)置好testbench后，運(yùn)行RTL 仿真。

圖6 ：RTL仿真波形

對比波形和真值表，設(shè)計(jì)正確。

四選一多路選擇器

四選一多路選擇器的數(shù)據(jù)輸入有四個(gè)，分別為dataa、datab、datac和datad。為了能夠確定選擇那一路數(shù)據(jù)能夠通過，還需要一個(gè)選擇端（sel）。因?yàn)檩斎胨穆窋?shù)據(jù)，選擇端要求能夠表現(xiàn)出四種狀態(tài)，因而選擇端位寬為2。

假設(shè)dataa、 datab、datac和datad都是位寬為8的數(shù)據(jù)，當(dāng)sel為00時(shí)，選擇dataa通過；當(dāng)sel為01時(shí)，選擇datab通過；當(dāng)sel為10時(shí)，選擇datac通過；當(dāng)sel為11時(shí)，選擇datad通過；odata表示通過后的數(shù)據(jù)。

圖7 ：四選一多路選擇器模型

根據(jù)組合邏輯設(shè)計(jì)規(guī)則，我們將所有的情況全部列出，得出真值表，進(jìn)而得到布爾表達(dá)式。但是現(xiàn)在輸入的組合排列太多了（2的34次冪），不能夠直接得出真值表。

此時(shí)的設(shè)計(jì)有兩種方法。

第一種方法，根據(jù)功能拆分邏輯。將輸入為8的四選一多路選擇器，拆分為8個(gè)位寬為1的四選一多路選擇器，首先列出位寬為1真值表，得出位寬為1的四選一多路選擇器。然后并接八個(gè)即可。

圖8 ：8個(gè)位寬1多路選擇器構(gòu)成位寬8的多路選擇器

這種設(shè)計(jì)方法，不在提供設(shè)計(jì)源碼，讀者可以自行討論設(shè)計(jì)。

第二種方法，根據(jù)verilog的設(shè)計(jì)規(guī)則，可以直接描述邏輯功能，而不用描述門電路。這種設(shè)計(jì)規(guī)則有利于將設(shè)計(jì)做的比較大。

位寬為8的四選一多路選擇器命名為“mux4_1”。

建立工程后，輸入設(shè)計(jì)代碼如下：（mux4_1代碼）

always 語句用來表示組合邏輯時(shí)，即可以采用門電路的描述方法，也可以采用功能性的描述語句。

“always @（）”中（）是信號敏感列表。中間可以寫入本模塊的所有的敏感信號，“*”可以表示所有的敏感信號。建議利用always語句描述組合邏輯時(shí)，用“*”表示所有信號。用“*”時(shí)，“（）”可以省略。即：always@（*） 等效 always@*。

在case語句中，首先會判斷變量和那個(gè)分支相同，并且執(zhí)行對應(yīng)的表達(dá)式。當(dāng)和所有的分支都不相同時(shí)，執(zhí)行default后的表達(dá)式。

verilog規(guī)定，在always語句中被賦值的變量，應(yīng)該定義為“reg”類型。

圖11 ：mux4_1的RTL視圖

設(shè)計(jì)完成后，輸入testbench代碼。mux4_1_tb 代碼如下：

由于本次輸入的的組合太多，不能全覆蓋測試。故采用隨機(jī)數(shù)來進(jìn)行測試。

$random是一個(gè)系統(tǒng)函數(shù)，調(diào)用時(shí)，可以返回一個(gè)隨機(jī)值。注意：這個(gè)系統(tǒng)函數(shù)只能出現(xiàn)testbench中，在設(shè)計(jì)中出現(xiàn)是不可綜合的。

“$random函數(shù)調(diào)用時(shí)返回一個(gè)32位的隨機(jī)數(shù)，它是一個(gè)帶符號的整形數(shù)...”。例：

reg[23:0] rand;

rand=$random % 60; //產(chǎn)生一個(gè)在 -59—59范圍的隨機(jī)數(shù)

產(chǎn)生0~59之間的隨機(jī)數(shù)，例：

reg[23:0] rand;

rand={$random} % 60; //通過{}產(chǎn)生0—59范圍的隨機(jī)數(shù)

產(chǎn)生在min, max之間隨機(jī)數(shù)，例:

reg[23:0] rand;

rand = min+{$random}%(max-min+1);

在testbench中，需要按照一定順序給輸入線賦值。在mux4_1_tb中，我們可以通過延遲賦值，然后再次延遲賦值，來完成賦值。因?yàn)橘x值時(shí)采用隨機(jī)數(shù)，所以每次編寫的語句是相同的。verilog中提供了repeat語句，用來減少人工輸入。

圖13 ：兩種等效的賦值方式

輸入testbench后，進(jìn)行綜合分析。

設(shè)置testbench，運(yùn)行RTL仿真。

圖14：RTL仿真圖

經(jīng)過分析，符合四選一多路選擇器的設(shè)計(jì)。