【半導(dǎo)光電】先進(jìn)封裝-從2D，3D到4D封裝

電子集成技術(shù)分為三個(gè)層次，芯片上的集成，封裝內(nèi)的集成，PCB板級(jí)集成，其代表技術(shù)分別為SoC，SiP和PCB（也可以稱(chēng)為SoP或者SoB）

芯片中的整合主要是2D，晶體管采用平鋪方式整合在晶圓平面內(nèi)；類(lèi)似地，PCB中的集成主要由2D來(lái)完成，電子元器件平放在PCB的表面，所以，兩者均屬2D集成范疇。而且對(duì)于封裝內(nèi)部集成來(lái)說(shuō)情況要復(fù)雜很多。

電子集成技術(shù)分類(lèi)的兩個(gè)重要判據(jù)：1.物理結(jié)構(gòu)，2.電氣連接(電氣互連)。

目前先進(jìn)封裝中按照主流可分為2D封裝、2.5D封裝、3D封裝三種類(lèi)型。

2D封裝

芯片中的整合主要是2D，晶體管采用平鋪方式整合在晶圓平面內(nèi)；2D封裝方面包含F(xiàn)OWLP,FOPLP和其他技術(shù)。

物理結(jié)構(gòu)：所有芯片和無(wú)源器件均安裝在基板平面，芯片和無(wú)源器件和 XY 平面直接接觸，基板上的布線(xiàn)和過(guò)孔均位于 XY 平面下方；

電氣連接：均需要通過(guò)基板（除了極少數(shù)通過(guò)鍵合線(xiàn)直接連接的鍵合點(diǎn)）

臺(tái)積電的InFO：

臺(tái)積電在2017年開(kāi)發(fā)的InFO技術(shù)。InFO技術(shù)與大多數(shù)封裝廠(chǎng)的Fan-out類(lèi)似，可以理解為多個(gè)芯片F(xiàn)an-out工藝的集成，主要區(qū)別在于去掉了silicon interposer，使用一些RDL層進(jìn)行串連（2016年推出的iPhone7中的A10處理器，采用臺(tái)積電16nm FinFET工藝以及InFO技術(shù)）。

日月光的eWLB：與臺(tái)積的InFO類(lèi)似，都屬于Fan-out技術(shù)

另外，還有一種2D+ 集成

2D+集成是指的傳統(tǒng)的通過(guò)鍵合線(xiàn)連接的芯片堆疊集成。也許會(huì)有人問(wèn)，芯片堆疊不就是3D嗎，為什么要定義為2D+集成呢？

主要基于以下兩點(diǎn)原因：

1）3D集成目前在很大程度上特指通過(guò)3D TSV的集成，為了避免概念混淆，我們定義這種傳統(tǒng)的芯片堆疊為2D+集成；

2）盡管物理結(jié)構(gòu)為3D，但是它們的電氣互連都要經(jīng)過(guò)基板，即首先要經(jīng)過(guò)鍵合線(xiàn)與基板鍵合，再將電氣互連于基板。這一點(diǎn)與2D集成一樣，與2D集成相比，改進(jìn)了結(jié)構(gòu)堆疊，可以節(jié)約封裝空間，所以被稱(chēng)為2D+集成。

物理結(jié)構(gòu)：所有芯片及無(wú)源器件都地在XY平面之上，有些芯片與基板沒(méi)有直接接觸，基板中布線(xiàn)及過(guò)孔都在XY平面之下；

電氣連接：均需要通過(guò)基板（除了極少數(shù)通過(guò)鍵合線(xiàn)直接連接的鍵合點(diǎn)）

2.5D封裝：

2.5D封裝通常是指既有2D的特點(diǎn)，又有部分3D的特點(diǎn)，其中的代表技術(shù)包括英特爾的EMIB、臺(tái)積電的CoWoS、三星的I-Cube。

物理結(jié)構(gòu)：所有芯片和無(wú)源器件均XY平面上方，至少有部分芯片和無(wú)源器件安裝在中介層上（Interposer），在XY平面的上方有中介層的布線(xiàn)和過(guò)孔，在XY平面的下方有基板的布線(xiàn)和過(guò)孔。

電氣連接：中介層（Interposer）可提供位于中介層上的芯片的電氣連接。

2.5D集成的關(guān)鍵在于中介層Interposer，一般會(huì)有幾種情況，

1）中介層是否采用硅轉(zhuǎn)接板，

2）中介層是否采用TSV，

3）采用其他類(lèi)型的材質(zhì)的轉(zhuǎn)接板；

在硅轉(zhuǎn)接板上，我們將穿越中介層的過(guò)孔稱(chēng)之為T(mén)SV，對(duì)于玻璃轉(zhuǎn)接板，我們稱(chēng)之為T(mén)GV

所謂的TSV 指的是：

硅中介層具有TSV集成方式為2.5D集成技術(shù)中最為普遍的方式，芯片一般用MicroBump與中介層連接，硅基板做中介層使用Bump與基板連接，硅基板的表面采用RDL接線(xiàn)，TSV是硅基板上，下表面電連接通道，該2.5D集成方式適用于芯片尺寸相對(duì)較大的場(chǎng)合，當(dāng)引腳密度較大時(shí)，通常采用FlipChip方式將芯片裝夾到硅基板中。

有TSV的2.5D集成示意圖：

硅中介層無(wú)TSV的2.5D集成的結(jié)構(gòu)一般如下圖所示，有一顆面積較大的裸芯片直接安裝在基板上，該芯片和基板的連接可以采用Bond Wire或者Flip Chip兩種方式，大芯片上方由于面積較大，可以安裝多個(gè)較小的裸芯片，但小芯片無(wú)法直接連接到基板，所以需要插入一塊中介層（Interposer），若干裸芯片安裝于中介層之上，中介層具有RDL布線(xiàn)可以從中介層邊緣引出芯片信號(hào)，再經(jīng)Bond Wire與基板相連。這種中介層一般無(wú)需TSV，僅需在Interposer的上層布線(xiàn)來(lái)實(shí)現(xiàn)電氣互連，Interposer采用Bond Wire和封裝基板連接。

無(wú)TSV的2.5D集成示意圖：

英特爾的EMIB：

概念與2.5D封裝類(lèi)似，但與傳統(tǒng)2.5D封裝的區(qū)別在于沒(méi)有TSV。也正是這個(gè)原因，EMIB技術(shù)具有正常的封裝良率、無(wú)需額外工藝和設(shè)計(jì)簡(jiǎn)單等優(yōu)點(diǎn)。

臺(tái)積電的CoWoS技術(shù)

臺(tái)積電的CoWoS技術(shù)也是一種2.5D封裝技術(shù)。根據(jù)中介層的不同可以分為三類(lèi)，一種是CoWoS_S使用Si襯底作為中介層，另一種是CoWoS_R使用RDL作為中介層，第三種是CoWoS_L使用小芯片（Chiplet）和RDL作為中介層。

臺(tái)積電InFO（2D）與CoWoS（2.5D）之間的區(qū)別在于，CoWoS針對(duì)高端市場(chǎng)，連線(xiàn)數(shù)量和封裝尺寸都比較大；InFO針對(duì)性?xún)r(jià)比市場(chǎng)，封裝尺寸較小，連線(xiàn)數(shù)量也比較少。

第一代CoWoS主要用于大型FPGA。CoWoS-1的中介層芯片面積高達(dá)約800mm2，非常接近掩模版限制。第二代CoWoS通過(guò)掩模拼接顯著增加了中介層尺寸。臺(tái)積電最初符合1200mm2的要求，此后將中介層尺寸增加到1700mm2。這些大型封裝稱(chēng)為CoWoS-XL2。

最近，臺(tái)積電公布的第五代CoWoS-S的晶體管數(shù)量將增加20倍，中介層面積也會(huì)提升3倍。第五代封裝技術(shù)還將封裝8個(gè)128G的HBM2e內(nèi)存和2顆大型SoC內(nèi)核。

長(zhǎng)電科技XDFOI技術(shù)：

與2.5D TSV封裝技術(shù)相比，它具有高性能，高可靠性和低成本的特點(diǎn)。這種解決方案可以實(shí)現(xiàn)多層布線(xiàn)層而線(xiàn)寬或者線(xiàn)距可達(dá)2um。此外，本發(fā)明還利用極窄節(jié)距凸塊互連技術(shù)具有較大封裝尺寸，可以集成多個(gè)芯片，高帶寬內(nèi)存以及無(wú)源器件等。

三星的I-Cube

三星的具有的先進(jìn)封裝包括I－Cube、X－Cube、R－Cube和H－Cube四種方案。其中，三星的I-Cube同樣也屬于2.5D封裝。

3D封裝：

3D封裝和2.5D封裝的主要區(qū)別在于：2.5D封裝是在Interposer上進(jìn)行布線(xiàn)和打孔，而3D封裝是直接在芯片上打孔和布線(xiàn)，電氣連接上下層芯片。3D集成目前在很大程度上特指通過(guò)3D TSV的集成。

3D集成和2.5D集成的主要區(qū)別在于：2.5D集成是在中介層Interposer上進(jìn)行布線(xiàn)和打孔，而3D集成是直接在芯片上打孔（TSV）和布線(xiàn)（RDL），電氣連接上下層芯片。

物理結(jié)構(gòu)：所有芯片及無(wú)源器件都位于XY平面之上且芯片相互疊合，XY平面之上設(shè)有貫穿芯片TSV,XY平面之下設(shè)有基板布線(xiàn)及過(guò)孔。

電氣連接：芯片采用TSV與RDL直接電連接

3D集成多適用于同類(lèi)型芯片堆疊，將若干同類(lèi)型芯片豎直疊放，并由貫穿芯片疊放的TSV相互連接而成，見(jiàn)下圖。類(lèi)似的芯片集成多用于存儲(chǔ)器集成，如DRAM Stack和FLASH Stack。

同類(lèi)芯片的3D集成示意圖：

不同類(lèi)別芯片進(jìn)行3D集成時(shí)，通常會(huì)把兩個(gè)不同芯片豎直疊放起來(lái)，通過(guò)TSV進(jìn)行電氣連接，與下面基板相互連接，有時(shí)還需在其表面做RDL，實(shí)現(xiàn)上下TSV連接。

臺(tái)積電的SoIC技術(shù)：

臺(tái)積電SoIC技術(shù)屬于3D封裝，是一種晶圓對(duì)晶圓(Wafer-on-wafer)的鍵合技術(shù)。SoIC技術(shù)就是利用TSV技術(shù)來(lái)實(shí)現(xiàn)無(wú)凸起鍵合結(jié)構(gòu)并將許多不同特性的臨近芯片集成到一起并且其中最為關(guān)鍵的、最為神秘的是接合的物質(zhì)，被稱(chēng)為機(jī)密材料，價(jià)值達(dá)十億美元。

SoIC技術(shù)將同質(zhì)和異質(zhì)小芯片集成到單個(gè)類(lèi)似SoC的芯片中，具有更小尺寸和更薄的外形，可以整體集成到先進(jìn)的WLSI（又名CoWoS和InFO）中。從外觀上看，新集成的芯片就像一個(gè)通用的SoC芯片，但嵌入了所需的異構(gòu)集成功能。

英特爾的Foveros技術(shù)：

由3D Foveros結(jié)構(gòu)可知，最下半部分為封裝基底，上面放置有底層芯片作為主動(dòng)中介層。中介層中存在大量TSV 3D硅穿孔負(fù)責(zé)聯(lián)通上、下層焊料凸起使上層芯片、模塊等與系統(tǒng)進(jìn)行通訊。

三星的X-Cube 3D封裝技術(shù)：

使用TSV工藝，目前三星的X-Cube測(cè)試芯片已經(jīng)能夠做到將SRAM層堆疊在邏輯層之上，通過(guò)TSV進(jìn)行互聯(lián)，制程是他們自家的7nm EUV工藝。

長(zhǎng)電科技的擴(kuò)展eWLB：

長(zhǎng)電科技以eWLB為核心的中介層可以在成熟低損耗封裝結(jié)構(gòu)下進(jìn)行高密度互連，從而提供更加有效的散熱以及更加快速的處理。3D eWLB互連（包括硅分割）采用獨(dú)特的面對(duì)面鍵合方式，不需要昂貴的TSV互連以及高帶寬3D集成。

華天科技的3D-eSinC解決方案：

華天科技稱(chēng)，2022年將開(kāi)展2.5D Interpose FCBGA、FOFCBGA、3D FOSiP等先進(jìn)封裝技術(shù)，以及基于TCB工藝的3D Memory封裝技術(shù)，Double Sidemolding射頻封裝技術(shù)、車(chē)載激光雷達(dá)及車(chē)規(guī)級(jí)12英寸晶圓級(jí)封裝等技術(shù)和產(chǎn)品的研發(fā)。

4D 集成：

物理結(jié)構(gòu)：多塊基板采用非平行的方式進(jìn)行安裝，且每一塊基板上均設(shè)有元器件，元器件的安裝方式具有多樣化。

電氣連接：基板間采用柔性電路或焊接的方式相連，基板中芯片的電氣連接多樣化。

基于剛?cè)峄宓?D集成示意圖：

4D集成定義主要是關(guān)于多塊基板的方位和相互連接方式，因此在4D集成也會(huì)包含有2D，2D+，2.5D，3D的集成方式