未來的芯片演進還在繼續(xù)，邏輯縮放技術(shù)仍是現(xiàn)代計算的基礎(chǔ)

導讀

在半導體的發(fā)展進步中，有這樣一些組織的存在，如美國的IBM、比利時的imec、法國的CEA-Leti等。在芯片的演進過程中，這些研究機構(gòu)起到了不可磨滅的貢獻。例如，IBM曾在2015年第一個提出要大規(guī)模生產(chǎn)7nm芯片，必須要采用EUV技術(shù)；2017年，IBM表示納米片架構(gòu)將是FinFET之外的下一個器件架構(gòu)，目前3nm和2nm中都在采用這種結(jié)構(gòu)。他們是半導體發(fā)展前進的基石。

未來的芯片演進還在繼續(xù)，邏輯縮放技術(shù)仍是現(xiàn)代計算的基礎(chǔ)。這些研究機構(gòu)也是為了晶體管的微縮和半導體行業(yè)的發(fā)展“操碎了心”，他們在晶體管結(jié)構(gòu)、新型互聯(lián)、下一代EUV光刻、封裝技術(shù)、新材料等多個領(lǐng)域進行積極探索，來尋找制造下一代節(jié)點芯片的方法。

01. 美國藍色巨人IBM

IBM雖然早在2014年就將其制造業(yè)務(wù)出售給GlobalFoundries，退出了半導體代工業(yè)務(wù)。不過其與GlobalFoundries簽訂了10年的合作伙伴關(guān)系承諾，IBM還與英特爾、三星等保持著密切的合作關(guān)系，除此之外，IBM在奧爾巴尼也有自己的晶圓廠。憑借這些制造的支持，IBM在邏輯縮放中一直發(fā)揮著重要的作用。

晶體管結(jié)構(gòu)：2012年IBM首次提出“Nanosheet”這個新晶體管架構(gòu)，在這一架構(gòu)的支撐下，IBM研究院在2021年推出了全球首款2納米節(jié)點芯片，與現(xiàn)代 7nm 處理器相比，IBM 的 2nm 開發(fā)將在相同功率下將性能提高 45%，或者在相同性能下將能耗提高 75%。IBM 表示，該技術(shù)可以“在指甲蓋大小的芯片上安裝 500 億個晶體管”。去年年底，IBM還和日本的Rapidus宣布合作在日本的晶圓廠中進一步研發(fā)2nm。

使用透射電子顯微鏡觀察到的一排2 nm納米片器件

IBM 研究中心還在繼續(xù)探索擴展到1 nm及以上。在2021年的IEDM會議上，IBM聯(lián)合三星推出了一種設(shè)計半導體的新方法垂直傳輸納米片場效應晶體管（VTFET）。如下圖示意圖所示，VTFET垂直于硅晶圓層疊晶體管，并將電流垂直引導至晶圓表面。這種新方法通過放寬對晶體管柵極長度、間隔物厚度和接觸尺寸的物理限制來解決縮放障礙，從而可以優(yōu)化性能和功耗等功能。在2022年的IEDM會議上，該小組的研究進一步表明，VTFET設(shè)計的規(guī)?？梢赃h遠超出其在2021年首次推出的最先進的2納米節(jié)點納米片設(shè)計的性能。據(jù)IBM的研究，與按比例縮小的FinFET替代方案相比，VTFET可提供兩倍的性能或最多減少85%的能耗。IBM認為VTFET將在未來幾年保持摩爾定律的活力。

VTFET（左）和橫向FET（右）晶體管的 排列方式以及流經(jīng)它們的電流

新型的互聯(lián)材料：1997年，IBM率先從鋁互連轉(zhuǎn)向銅布線互連，銅互連至今仍是主流的互聯(lián)標準。隨著芯片來到2nm、1nm，IBM正在探究銅互連之外的新材料，金屬釕是IBM的重要研究對象。

小芯片混合鍵合：小芯片是當下比較火的一種封裝方式，而其從研究轉(zhuǎn)向生產(chǎn)的最大困難之一是小芯片在封裝過程中粘合在一起的方式，目前大多數(shù)的方法產(chǎn)生的粘合厚度在150至30微米之間，并且需要非常緊密的焊接才能有效。但IBM和ASMPT研究出了一種新的方法，他們將銅和氧化物熔合成只有幾個原子厚的層，并且不使用焊料，最終使得小芯片之間的粘合只有0.8微米左右，比目前正在測試的其他方法要薄得多。

兩層之間的微小粘合的微觀圖像

02. 比利時的Imec

自1984年以來，imec就一直在進行前沿半導體技術(shù)的研究。為了使CMOS晶體管能夠繼續(xù)微縮，imec正在多個領(lǐng)域進行廣泛的研究。

1、晶體管架構(gòu)的創(chuàng)新

2012年，首款商用22納米FinFET推出，至今其仍主流晶體管架構(gòu)，但隨著尺寸的不斷縮小，縮小到5nm后FinFET逐漸失去動力，不良的短溝道效應需要引入新的晶體管架構(gòu)。imec認為，晶體管架構(gòu)的發(fā)展路徑是：FinFET器件—》納米片器件（nanosheet）—》叉片F(xiàn)orksheets—》CFET。

不同晶體管架構(gòu)的示意圖

具體來看，F(xiàn)inFET架構(gòu)中最先進的節(jié)點在6軌 （6 Track） 標準單元中具有2個鰭片。而垂直堆疊的納米片器件（nanosheet），將使標準單元的軌道高度縮小到五個軌道（5T）。隨著軌道高度越來越小，單元高度的進一步降低將需要單元內(nèi) nFET 和 pFET 器件之間的間距更加緊密。然而，對于 FinFET 和納米片器件而言，工藝限制限制了這些 n 和 p 器件的緊密結(jié)合程度。

于是，imec開創(chuàng)了一項獨特的技術(shù)叉片（Forksheets）器件，叉片可以被imec認為是納米片器件的自然延伸，它能允許軌道高度從5T擴展到4.3T，同時仍然提供性能增益。按照imec的說法，F(xiàn)orksheets可將Nanosheet擴展到2nm技術(shù)節(jié)點以上。

圖源：imec

據(jù)了解，F(xiàn)orksheets器件采用300mm工藝，柵極長度降至了22nm。而且在n型和p型場效應晶體管中都有兩個堆疊的硅通道，功能齊全。與垂直堆疊在同一晶圓上的納米片器件相比，F(xiàn)orksheets器件的短通道效應控制水平（SSSAT = 66-68毫伏）相當。在Forksheets器件中，使用雙功功能金屬柵極采用了替代金屬柵極流程，將n型和p型場效應晶體管的間距緊湊至17納米（約為最先進的FinFET技術(shù)中間距的35%），這是新器件架構(gòu)的關(guān)鍵優(yōu)勢之一。

下一代晶體管架構(gòu)則被認為是CFET，CFET的原理是將nFET“折疊”在pFET頂部（鰭疊鰭或片疊片），從而充分利用3D器件縮放的可能性。基于納米片的CFET可以提供額外的性能提升，并且是縮小到3T邏輯標準單元所必需的。imec及其合作伙伴專注于單片CFET集成，因為與現(xiàn)有的納米片型工藝流程相比，這種集成方案的破壞性最小。

圖源：imec

2、EUV光刻創(chuàng)新

長久以來，圖案化技術(shù)的不斷發(fā)展以及新型材料的引入一直是推進邏輯和存儲技術(shù)擴展路線圖的關(guān)鍵。EUV光刻系統(tǒng)的發(fā)展可以追溯到2000年代，到2019年，EUV光刻進入大批量制造，用于印刷7nm邏輯后端線最關(guān)鍵的金屬層和通孔，金屬間距在36-40nm范圍內(nèi)。未來幾年，下一代高數(shù)值孔徑 （high-NA） 的EUV***將被需要。

imec目前正在與ASML合作開設(shè)高數(shù)值孔徑實驗室，并為行業(yè)創(chuàng)建生態(tài)系統(tǒng)，共同應對工具開發(fā)過程中的工藝挑戰(zhàn)，包括變形成像、新掩模技術(shù)、改進的光學鄰近校正 （OPC） ）技術(shù)、薄膜圖案化材料開發(fā)、計量等。Imec和ASML在2021年2月就已經(jīng)展示了使用Inpria的金屬氧化物（MOx）抗蝕劑工藝的28nm間距線/空間的單曝光模式準備情況，這對應于5nm技術(shù)節(jié)點的關(guān)鍵后端線金屬層。這一突破使得NXE:3400掃描儀非常接近其大批量生產(chǎn)的分辨率極限。

imec將0.33NA EUVL的單次曝光圖案化能力推向極限

此外，imec還在支持材料供應商開發(fā)新型光刻膠材料，為此，imec投資建設(shè)了Attolab分析實驗室，該實驗室將用于探索光刻膠成像的基本動力學，并為ASML的第一個0.55高數(shù)值孔徑EXE5000原型面世之前提供用于工藝開發(fā)的圖案化300mm晶圓。

用于高數(shù)值孔徑EUV干涉取樣片實驗的 Lloyd’s裝置示意圖（圖源：imec）

3、3D封裝

3D封裝已被證明是提高系統(tǒng)性能的一種有吸引力的方法。imec正在開發(fā)一系列3D封裝實現(xiàn)的因素：

混合鍵合技術(shù)：imec正在突破芯片到晶圓混合鍵合的物理可能性界限。例如具有創(chuàng)紀錄低間距的微凸塊互連，這種高密度連接充分發(fā)揮了硅通孔技術(shù)的潛力。它們允許芯片之間或芯片與硅中介層之間的 3D 互連密度比現(xiàn)有技術(shù)高出十六倍以上。使用混合銅鍵合也可以將芯片直接鍵合到硅上。imec正在利用其在晶圓間混合鍵合中學到的知識，開發(fā)間距小至3μm且具有高公差拾放精度的芯片間混合鍵合。

背面供電：對于高密度晶圓對晶圓堆疊，imec正在研究超低互連間距的混合鍵合，目前的目標是500nm間距互連。為了幫助實現(xiàn)這一目標，imec正在探索新的晶圓重構(gòu)技術(shù)以及高密度再分布（RDL）技術(shù)，其導線尺寸在微米范圍內(nèi)，并且具有高密度封裝通孔技術(shù)。

背面供電實現(xiàn)的3D-SOC示意圖

4、互連新材料和新方式

為了跟上器件尺寸不斷縮小的步伐，最先進的邏輯和存儲芯片中最關(guān)鍵的互連線的寬度很快就會接近10納米。自20世紀90年代中期推出以來，銅 （Cu） 一直是邏輯后道 （BEOL） 應用中制造互連線和通孔的主流導體金屬。隨著金屬線寬逐漸縮小，Cu互聯(lián)逐漸失去動力和優(yōu)勢，所以imec正在找尋應用于BEOL的新材料。2023年5月，imec首次在 300mm硅晶圓上展示電阻率低于Cu和Ru的導體薄膜。除了金屬材料之外，大約五年前，imec研究人員開始探索二元和三元化合物來替代銅作為未來互連金屬化方案。

一些二元候選材料的電阻率情況

另外，隨著計算能力和內(nèi)存容量的指數(shù)級增長，對I/O帶寬的需求也相應增加，這只能通過進一步改進光鏈路來滿足。imec開發(fā)了實現(xiàn)這些未來光互連的技術(shù)。imec從帶寬擴展、功耗 （10倍） 和每比特成本 （10-100倍） 這三個維度來優(yōu)化光互連。

5、系統(tǒng)技術(shù)協(xié)同優(yōu)化（STCO）

現(xiàn)在進入后摩爾時代，DTCO成為行業(yè)采用的新方式。但在imec看來，要獲得更大的性能提升，不僅僅需要DTCO（設(shè)計技術(shù)協(xié)同優(yōu)化），還需要使用STCO（系統(tǒng)技術(shù)協(xié)同優(yōu)化）。最佳的系統(tǒng)實現(xiàn)將是極限CMOS 邏輯縮放、3D封裝、新穎的存儲元件甚至硅光子學等多種技術(shù)微妙優(yōu)化的結(jié)果。

因此，imec正在用STCO補充DTCO，STCO計劃的目標是以自上而下的方法將未來的系統(tǒng)需求和瓶頸轉(zhuǎn)化為技術(shù)要求。該計劃將確保 DTCO 研究與系統(tǒng)應用空間之間的聯(lián)系。STCO將用來解決內(nèi)存墻、配電或SoC子系統(tǒng)分區(qū)等系統(tǒng)問題。Imec的目標是確定 STCO所需的技術(shù)并使其成熟，以提高系統(tǒng)級性能。

STCO 框架的示意圖

6、存儲領(lǐng)域

3D NAND：除了邏輯芯片的縮放，imec也在為存儲領(lǐng)域的向前發(fā)展努力著。首先，在NAND傳統(tǒng)存儲領(lǐng)域，imec通過開發(fā)新的低電阻字線金屬、研究存儲器電介質(zhì)堆疊的替代品、改善溝道電流以及確定控制由于堆疊層數(shù)不斷增加而產(chǎn)生的應力的方法，為3D NAND的發(fā)展做出了貢獻。

到2030年，當GAA NAND閃存規(guī)模達到飽和后，imec預計將引入一種新的架構(gòu)來連接電荷陷阱單元：溝槽單元架構(gòu)。通過這種架構(gòu)，3D NAND擺脫了圓形GAA存儲單元幾何形狀。相反，這些單元是在溝槽的側(cè)壁上實現(xiàn)的——類似于側(cè)面傾斜的平面配置——兩個晶體管位于溝槽的相對壁上。這種下一代 NAND 閃存單元架構(gòu)不僅將提供所需的位存儲密度飛躍，而且還將提供所需的存儲密度。它還有一個優(yōu)勢是可以降低成本。

3D NAND GAA和溝槽器件的3D示意圖

新型存儲：在存儲領(lǐng)域，imec正在探索打破內(nèi)存墻的方式，尋找改進MRAM和DRAM 技術(shù)的方法。新型存儲技術(shù)3D鐵電FET （FeFET）是imec在探索的領(lǐng)域。在3D NAND以外，imec正在評估一系列新存儲概念的適用性，包括基于液體和DNA啟發(fā)的記憶。

03. 法國的CEA-Leti

CEA-Leti成立于1967年，總部位于法國格勒諾布爾，該研究所的前身是成立于1957年的CENG（格勒諾布爾核研究中心）的電子系，目前大約有1900名研究人員。截止到 2022 年，CEA-Leti已在電子領(lǐng)域申請了291項專利。自成立以來，CEA-Leti已經(jīng)孵化出了超過 75家的初創(chuàng)企業(yè)，其中75%仍在運營，比如SOI技術(shù)的領(lǐng)導者Soitec。下圖顯示了CEA-leti的重要里程碑事跡，如其是推動硅上絕緣體場效應管（FD-SOI）技術(shù)的重要推動者之一，該技術(shù)通過在晶體管的底部添加一層絕緣層，減少了晶體管之間的漏電流，提高了性能和能效。

CEA-Leti從成立至今的發(fā)展歷史和重要里程碑

新材料：2023年6月19日，CEA-Leti和英特爾宣布兩家將合作開發(fā)300毫米晶圓上的二維過渡金屬二硫化物 （2D TMD）層轉(zhuǎn)移技術(shù)，目標是將摩爾定律延續(xù)到 2030 年以后。這些2D材料具有良好的載流子傳輸和遷移率，適用于原子薄層，非常適合高性能和低功耗平臺。此外，它們的器件主體厚度和適中的能帶隙可增強靜電控制，從而實現(xiàn)低斷態(tài)電流。在這一合作中，英特爾主要為該項目提供制造服務(wù)，CEA-Leti提供鍵合和轉(zhuǎn)移層專業(yè)知識以及大規(guī)模表征。

新型存儲：CEA-Leti還在RRAM、PCM這樣的新型存儲領(lǐng)域發(fā)力。在RRAM領(lǐng)域，他們提出了一種“新穎的方法”，允許這些設(shè)備作為儲能元件和內(nèi)存運行，這取決于施加的偏差。內(nèi)存能量是內(nèi)存計算的一個補充特性，這是CEA-Leti路線圖中的一個重點。它可以顯著減少能源使用，因為基于RRAM的電池具有高度的可擴展性和動態(tài)分配性，而且它們可以放置在靠近處理器的內(nèi)存塊旁邊。當處理器需要峰值功率（通常來自外部電源）時，將電源放置在處理器附近特別有幫助。

在PCM領(lǐng)域中CEA-Leti的研究使PCM直接堆疊在電路上成為可能。CEA-Leti的研究人員用與存儲器串聯(lián)的稱為ovonic閾值開關(guān) （OTS） 的小型設(shè)備取代了晶體管，有史以來第一次成功地將存儲點集成到28納米制造工藝末端沉積的后端線（BEOL）金屬化層中。他們還設(shè)法將存儲點放置在電路的頂層，防止在后期制造過程中損壞。

神經(jīng)擬態(tài)/內(nèi)存計算：CEA -Leti開發(fā)了一種受人類突觸啟發(fā)的模擬晶體管，它的優(yōu)勢主要體現(xiàn)在，其與突觸的能量消耗幾乎相同，比目前用于相同應用的其他組件（例如電阻式存儲器）低100倍，再者，它采用與CMOS工藝兼容的200 mm晶圓上制造。一旦晶體管得到充分評估和確認，其低能耗將使其能夠集成到神經(jīng)形態(tài)電路中，應用于圖像和語音識別。

在 IEDM 2020 上，CEA-Leti發(fā)表了兩篇論文，概述了將3D架構(gòu)與電阻隨機存取存儲器 （RRAM） 相結(jié)合進行內(nèi)存計算的優(yōu)勢，以及它們在邊緣AI和神經(jīng)網(wǎng)絡(luò)中的應用。CEA -Leti開發(fā)的GAA 技術(shù)適用于最先進的節(jié)點，并且可以支持 CEA-Leti 的內(nèi)存計算方法。

芯片到晶圓 （D2W） 自組裝：CEA-Leti 多年來一直致力于開發(fā)自組裝方法，目標是大幅提高吞吐量和貼裝精度。在2022年電子元件與技術(shù)會議 （ECTC） 上的一篇論文《用于高對準精度和高吞吐量 3D 集成的集體芯片到晶圓自組裝》中展示了自組裝過程的成功，該過程利用水的毛細管力來對齊目標晶圓上的器件，該工藝有望提高芯片到晶圓接合的未來每小時數(shù)千個芯片的對準精度和制造吞吐量。

04. 結(jié)語

IBM、imec和CEA-Leti等機構(gòu)作為半導體行業(yè)的關(guān)鍵貢獻者，通過其突出的研究和技術(shù)創(chuàng)新，推動了半導體技術(shù)的不斷發(fā)展。他們現(xiàn)在的努力不僅改善了芯片的性能和功能，也為下一代節(jié)點芯片的制造提供了新的思路和方法。這些機構(gòu)的杰出成就將繼續(xù)對科技行業(yè)產(chǎn)生深遠的影響，推動數(shù)字化時代的進一步發(fā)展和創(chuàng)新。