信號時鐘回溝分析設計

|| 前言

作者一直覺得，善待和重視每個產品。產品簡單，但是背后隱藏的東西卻很多。量產近十年的產品，因為缺芯問題也不得不改版。盡管不想改，但是市場供應非常嚴峻。那既然這樣，就正確一次到位，當然在市場面前發(fā)現(xiàn)一次到位幾無可能。因為復雜系統(tǒng)，缺一種芯片和缺十種芯片最終是一樣的，都無法有效生產出貨。

改板出來，變化有點大了，改板的話也就沒有改多少，cpu換了，電源全部換了，業(yè)務芯片全換了，增加了fpga，電源架構相比上板也基本全變了。除了產品大的架構，基本上和新產品一樣。

這不變化最大的其實最沒有引起注意的是，之前業(yè)務芯片是一顆負責兩路，新的芯片是一顆負責一路，然后就翻番了；然后spi從過去的1驅8改為1驅16了，因為芯片翻番走線尺寸也同時完全翻番（業(yè)務芯片QFN封裝且外圍電路高壓低壓配置一應俱全，單元電路面積較大）。

然后作者就覺得這事懸了，提出過優(yōu)化拓撲的呼聲意見在群情激奮大干快干的口號中也被淹沒了。

但是信號質量饒過誰，這不就翻車了。

|| 正文

信號回溝不可怕，時鐘回溝就有點要老命了。正常情況我們是杜絕時鐘邊沿上有回溝，特別是在非穩(wěn)定區(qū)間及臨界點上的回溝，更是絕不接受的。

事已至此，說啥都是虛的，作者提倡實際行動走起來！

邊仿邊測是王道，只仿不測是高手，只測不仿要么是高手（已經完全從理論經驗積累上杜絕了），只測不仿要么是渣渣（太過于沉迷淺顯的認知理解了）。

分析

實際走線已看過，長得有點超出我的想象了，而且是一驅16啊，負載容性效應，走線寄生效應及反射疊加。近端的質量可想而知了，現(xiàn)在唯一的意思希望是提升驅動力看看能否明顯好轉點。

當然很不幸，驅動力已經是最大等級了。

分析設計

作者認為需要出大招了，上buffer。上buffer干嘛，縮短有效傳輸路徑，增加驅動能力解決邊沿時間過長及反射明顯影響。

器件有了，該搞拓撲了。拓撲是個啥，就是連連看。

仿真結果

需要說明下，仿真過程中我們并沒有使用實際器件模型，都是使用友商相應模型代替評估。仿真和實際測試結果偏差稍大點原因如下：

驅動電流達不到實際處理器輸出12mA驅動，驅動電流最大10mA；

示波器探頭影響，盡管測試中已經使用有源探頭進行測試；

修改拓撲后，buffer輸出段業(yè)務芯片上的時鐘信號。信號質量明顯去除回溝且邊沿時間裕量較大。

|| 總結

作者一直認為存在即合理，其實在出現(xiàn)問題時候已經想到十多年前復雜通訊系統(tǒng)班上的jtag鏈接菊花鏈方式，但是很不幸使用的芯片不支持，但是芯片支持through模式，可以省卻部分網絡走線例如片選、多組輸入。但是距離這種菊花鏈拓撲還是多了點復雜程度需要考慮注意。