1.什么是Design for Tesability,我們?yōu)槭裁葱枰?/strong>
a. 芯片在制造過(guò)程中的問(wèn)題
如今,半導(dǎo)體是整個(gè)電子行業(yè)不斷發(fā)展的核心。新技術(shù)的發(fā)展,尤其是先進(jìn)技術(shù)節(jié)點(diǎn),如7nm及以下工藝,使集成電路行業(yè)能夠跟上消費(fèi)者不斷增長(zhǎng)的性能需求,也即摩爾定律得到延續(xù),毫不夸張的說(shuō),集成電路技術(shù)是人類科技的支點(diǎn)。
但是,新的技術(shù)同時(shí)帶來(lái)了新的挑戰(zhàn),芯片尺寸的變小會(huì)增加某些錯(cuò)誤的可能性。芯片制造過(guò)程中的錯(cuò)誤是我們不愿看到的,下面列出芯片制造中可能出現(xiàn)的一些問(wèn)題。
- 密度問(wèn)題 :隨著納米技術(shù)的出現(xiàn),芯片制造過(guò)程越來(lái)越復(fù)雜。設(shè)計(jì)的晶體管越來(lái)越小,溝道長(zhǎng)度越來(lái)越小,后端連線也越來(lái)越密集?,F(xiàn)在的芯片,普遍有數(shù)十億個(gè)晶體管,所以,兩根導(dǎo)線之間短路或斷路的概率很大,這些是錯(cuò)誤或者故障的來(lái)源。關(guān)鍵是,在設(shè)計(jì)和制造過(guò)程中可能會(huì)出現(xiàn)大量此類錯(cuò)誤。綜上所述,晶體管密度的增加,芯片失效的可能性大大增加。
- 軟件問(wèn)題 :此外,除了制造過(guò)程的defect,用于設(shè)計(jì)芯片的EDA軟件的bug或者工程師的失誤,也會(huì)造成芯片失效。
- 應(yīng)用問(wèn)題 :在一些關(guān)鍵應(yīng)用中,我們無(wú)法承受芯片的故障。例如,在醫(yī)療行業(yè),設(shè)備控制器中的單個(gè)故障甚至?xí)斐蓚€(gè)人生命危險(xiǎn)。對(duì)于使用低溫燃料運(yùn)行的火箭或航天飛機(jī),其控制芯片需要在較寬的溫度范圍內(nèi)工作。因此,這些芯片的測(cè)試條件應(yīng)針對(duì)特定的環(huán)境且在極端條件上進(jìn)行,以防止使用過(guò)程中發(fā)生任何故障。
- 維護(hù)問(wèn)題 :萬(wàn)一未來(lái)發(fā)生故障,為了進(jìn)行維修或者保養(yǎng),我們需要精準(zhǔn)定位問(wèn)題。由于PCB尺寸不斷縮小,因此用萬(wàn)用表測(cè)試已經(jīng)無(wú)法定位問(wèn)題,而且模塊化設(shè)計(jì)正朝著SoC設(shè)計(jì)的方向發(fā)展,從而失去了相關(guān)性,最后使維護(hù)過(guò)程變得更加昂貴。
- 商業(yè)問(wèn)題 :如果發(fā)現(xiàn)設(shè)計(jì)的芯片存在故障,最終會(huì)轉(zhuǎn)化為公司的重大損失。稍后我們將討論如何及時(shí)發(fā)現(xiàn)故障來(lái)降低成本。
即使在封裝過(guò)程中,也有可能出現(xiàn)故障??紤]到所有這些問(wèn)題,最關(guān)鍵的是在芯片出廠前進(jìn)行測(cè)試,并且在每個(gè)關(guān)鍵過(guò)程都需要測(cè)試。
b. 解決問(wèn)題的辦法:DFT
測(cè)試從來(lái)就不是免費(fèi)的午餐?,F(xiàn)在的CPU都包含超過(guò)1000多個(gè)pins,內(nèi)部包含許多功能,如果芯片內(nèi)任一晶體管出現(xiàn)故障,整個(gè)芯片就會(huì)失效。作為消費(fèi)者,我們不希望用到有故障的芯片。但是,要從數(shù)十億個(gè)晶體管中找到單個(gè)缺陷晶體管,猶如大海撈針。我們需要窮盡各種組合來(lái)測(cè)試芯片所有功能,如果以這種方式進(jìn)行測(cè)試,那么芯片上市時(shí)間非常久遠(yuǎn),甚至以至于芯片可能永遠(yuǎn)無(wú)法到達(dá)消費(fèi)者手中。那么如何解決這種問(wèn)題?我們使用一種方法為芯片添加測(cè)試功能,叫可測(cè)性設(shè)計(jì)design for testability,DFT并不影響芯片的正常工作。
簡(jiǎn)而言之,可測(cè)性設(shè)計(jì)是一種通過(guò)向芯片添加更多電路來(lái)使芯片測(cè)試變得可行且具有成本效益的設(shè)計(jì)。此外,可測(cè)性設(shè)計(jì)技術(shù)可以改善內(nèi)部節(jié)點(diǎn)的可控性和可觀察性,從而可以測(cè)試芯片內(nèi)部功能。
c. DFT的作用
i.測(cè)試時(shí)序電路
DFT提供了測(cè)試時(shí)序電路的解決方案,時(shí)序電路由于和時(shí)鐘相關(guān),正常的測(cè)試非常困難。與組合邏輯電路不同,我們無(wú)法僅通過(guò)查看輸入來(lái)確定時(shí)序電路的輸出。時(shí)序電路的輸出取決于輸入和時(shí)鐘狀態(tài),很難從外部控制和觀測(cè)內(nèi)部觸發(fā)器。
因此,除非將時(shí)序邏輯電路初始化為已知值,否則無(wú)法對(duì)其進(jìn)行測(cè)試。為了初始化它們,我們還需要一組特定的功能。DFT使我們能夠?qū)⒋斯δ芴砑拥綍r(shí)序電路中,從而使我們能夠?qū)ζ溥M(jìn)行測(cè)試。
ii. 優(yōu)化芯片制造過(guò)程
DFT在芯片制造過(guò)程中實(shí)現(xiàn)了兩個(gè)重要目標(biāo):
- 拒絕有故障的芯片(品控)
測(cè)試會(huì)檢查制造過(guò)程中的錯(cuò)誤,這些錯(cuò)誤會(huì)在設(shè)計(jì)的芯片中產(chǎn)生故障。較早的檢查到故障,則可以將有故障的芯片丟棄,可以節(jié)省時(shí)間和金錢
- 監(jiān)控和提高制造能力
芯片在制造過(guò)程中會(huì)經(jīng)過(guò)很多次測(cè)試,如果測(cè)試失敗,EDA軟件可以定位到某個(gè)具體位置,然后進(jìn)行切片分析其微觀結(jié)構(gòu),最終定位到制造過(guò)程中。
d. DFT可以永久的消除故障嗎?
測(cè)試是否可以保證芯片再也不會(huì)出現(xiàn)故障?
不會(huì),芯片到客戶手中,也有可能出現(xiàn)故障。如果芯片暴漏在高溫或潮濕的環(huán)境或由于老化而隨時(shí)可能出現(xiàn)故障。
舉個(gè)例子,如果你有未鎖定的CPU,你可以嘗試超頻,但是請(qǐng)不要這么做!
超頻是一種將系統(tǒng)頻率和電壓提高到額定值以上的方法,配置不正確的超頻可能會(huì)干擾時(shí)序指標(biāo)并導(dǎo)致不穩(wěn)定性。長(zhǎng)時(shí)間超頻會(huì)導(dǎo)致系統(tǒng)過(guò)熱并承受壓力,從而縮短計(jì)算機(jī)的使用壽命。這可能會(huì)導(dǎo)致芯片間歇性故障,并在將來(lái)造成隨機(jī)崩潰。除此之外,它也可能使保修無(wú)效。以上例子只是對(duì)現(xiàn)實(shí)生活中可能發(fā)生故障的一種解釋。
關(guān)鍵是,您甚至可以自行產(chǎn)生故障,芯片永遠(yuǎn)無(wú)法抵抗故障。它們總會(huì)發(fā)生,那么我們需要做些什么?測(cè)試設(shè)備可以增強(qiáng)我們的信心,通過(guò)測(cè)試芯片,供應(yīng)商試圖最大程度地減少將來(lái)發(fā)生錯(cuò)誤和故障的可能性。
為了確保高質(zhì)量的芯片,芯片在設(shè)計(jì)過(guò)程中還涉及一個(gè)輔助過(guò)程,即為驗(yàn)證。
2. 驗(yàn)證和測(cè)試的關(guān)系
a. 驗(yàn)證和測(cè)試的不同點(diǎn)
驗(yàn)證證明設(shè)計(jì)的正確性和邏輯功能,在使用硬件描述語(yǔ)言(VHDL/Verilog)對(duì)RTL設(shè)計(jì)進(jìn)行編碼后,即可完成該過(guò)程。它是用高級(jí)語(yǔ)言編寫testbech來(lái)完成的。這僅在芯片實(shí)際制造之前執(zhí)行一次,在設(shè)計(jì)中,通過(guò)system verilog進(jìn)行驗(yàn)證,例如UVM。驗(yàn)證本身是一個(gè)單獨(dú)的話題,這里不深入討論。
相反,測(cè)試試圖在芯片設(shè)計(jì)過(guò)程的每個(gè)抽象級(jí)別上保證所制造的芯片的正確性。由于在芯片制造和封裝過(guò)程中均有可能發(fā)生故障,因此需要對(duì)每個(gè)芯片進(jìn)行測(cè)試。通過(guò)測(cè)試,我們可以改善市場(chǎng)上出售的芯片的質(zhì)量。
b. 職業(yè)選擇?驗(yàn)證 vs DFT
讓我們先討論下這兩個(gè)職位的工作內(nèi)容。
驗(yàn)證和DFT在芯片設(shè)計(jì)行業(yè)中都很重要,從產(chǎn)品開發(fā)的角度,這兩者的范圍都很廣,你可以根據(jù)自己的興趣愛好,自行選擇。
芯片設(shè)計(jì)大約2/3的時(shí)間用于驗(yàn)證,從而使其成為VISL設(shè)計(jì)流程中最耗時(shí)的過(guò)程,因此與DFT工程師相比,驗(yàn)證工程師的數(shù)量也是很大的,如果你是DFT工程師,那么與驗(yàn)證團(tuán)隊(duì)相比,團(tuán)隊(duì)規(guī)模會(huì)小很多。
DFT:
對(duì)于DFT,你需要精通CMOS VLSI,數(shù)字電路,數(shù)字電路測(cè)試,Verilog和一些腳本語(yǔ)言,這些技能將在你日常工作中發(fā)揮重要作用。你工作中會(huì)用到perl,shell和TCL等腳本語(yǔ)言。同時(shí),DFT相關(guān)的EDA工具如:DFT compiler,TetraMAX,Tessent等。你將會(huì)和后端物理設(shè)計(jì)工程師和前端設(shè)計(jì)工程師緊密合作,職業(yè)道路,可能更適合后端物理設(shè)計(jì),并且必須面對(duì)新技術(shù)的發(fā)展。
驗(yàn)證:
對(duì)于驗(yàn)證領(lǐng)域,你將從事設(shè)計(jì)開發(fā)和某些高級(jí)的testbench的編寫,這需要分析和軟件編程能力,以及硬件技能。需要具有verilog,system verilog,C++的專用知識(shí)等。
驗(yàn)證分為兩個(gè)階段:功能驗(yàn)證和物理驗(yàn)證。大多數(shù)驗(yàn)證工程師不會(huì)直接參與電路設(shè)計(jì),晶體管或后端設(shè)計(jì)部分,主要著眼于前端領(lǐng)域。要成為驗(yàn)證專家,你需要實(shí)際項(xiàng)目經(jīng)驗(yàn)。
4. 測(cè)試的分類
從等級(jí)角度,測(cè)試類別可分為:
- Chip-level
- Board-level
- System-level
有一條經(jīng)驗(yàn)法則,叫十倍原則,從低級(jí)到高級(jí)(chip-->board-->system),測(cè)試成本要高10倍,如果在不同階段發(fā)現(xiàn)芯片失效,損失的代價(jià)也是10倍左右。所以我們要盡早發(fā)現(xiàn)失效芯片,以減少損失。
5. 芯片失效的來(lái)源
下面是一些可能的故障來(lái)源:
- 芯片制造,例如contact的短路或開路。
- 材料缺陷,例如基底材料的裂紋或缺陷,表面雜質(zhì)等。
- 老化損耗,介電擊穿,電子遷移等。
- 封裝過(guò)程,接觸點(diǎn)短路或斷路等。
6. 故障的分類
故障可以分成如下類別:
7. DFT技術(shù)
DFT技術(shù)廣泛的分為如下兩種類型:
Ad-hoc techniques
這些是從設(shè)計(jì)經(jīng)驗(yàn)中學(xué)到的芯片設(shè)計(jì)過(guò)程的技術(shù)或規(guī)則集合,以使設(shè)計(jì)可測(cè)性更容易實(shí)現(xiàn)?;旧?,這些是在遇到各種錯(cuò)誤之后隨著時(shí)間的推移而收集到的規(guī)則。
- Advantage
測(cè)試向量易于生成,沒有設(shè)計(jì)規(guī)則約束,并且不會(huì)增大面積
- Drawbacks
測(cè)試結(jié)構(gòu)不能重復(fù)利用,因?yàn)槊糠N設(shè)計(jì)都有其特定的要求和可測(cè)性問(wèn)題。無(wú)論使用哪種電路,都無(wú)法保證較高的可測(cè)性,系統(tǒng)性不足,無(wú)法采用統(tǒng)一的方法來(lái)進(jìn)行可測(cè)性電路設(shè)計(jì)。
- Example
以下是一些專用DFT技術(shù)必須遵循的規(guī)則:大規(guī)模電路應(yīng)劃分為較小的子電路,以降低測(cè)試成本。必須插入測(cè)試點(diǎn),以增強(qiáng)電路的可控性和可觀察性,可以通過(guò)增加節(jié)點(diǎn)數(shù)或?yàn)橐^察的內(nèi)部節(jié)點(diǎn)多路復(fù)用現(xiàn)有的主要輸出來(lái)完成。
Structured techniques
在這種技術(shù)中,額外的邏輯和信號(hào)被添加在電路中,以允許根據(jù)一些預(yù)定義的過(guò)程進(jìn)行測(cè)試。
- Advantage
和專用DFT技術(shù)相比,結(jié)構(gòu)化DFT技術(shù)意味著無(wú)論電路功能如何,始終可以使用相同的設(shè)計(jì)方法并確保良好的可測(cè)性。該技術(shù)是解決當(dāng)今世界DFT問(wèn)題的唯一解決方案。
- Disadvantage
但是,需要付出一定的代價(jià),通常包括接受一定的設(shè)計(jì)規(guī)則,并且需要承受額外的面接和延遲。
- Example
以下是結(jié)構(gòu)化DFT技術(shù)的一些示例,我們后續(xù)會(huì)詳細(xì)介紹。
- scan path
- partial scan
- level sensitive scan
- BIST
- Boundary Scan
8. 總結(jié)
本文對(duì)VLSI中可測(cè)性設(shè)計(jì)做了簡(jiǎn)短介紹,關(guān)鍵點(diǎn)在于,IC制造過(guò)程很容易出現(xiàn)問(wèn)題,這些故障可能在經(jīng)濟(jì)上造成更多損失。
-
電路
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關(guān)注
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171634 -
控制器
+關(guān)注
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176753 -
EDA工具
+關(guān)注
關(guān)注
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31640 -
芯片設(shè)計(jì)
+關(guān)注
關(guān)注
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54712 -
eda
+關(guān)注
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172601 -
晶體管
+關(guān)注
關(guān)注
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137500 -
時(shí)序電路
+關(guān)注
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21669 -
DFT
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22637 -
DFT設(shè)計(jì)
+關(guān)注
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