從單片SoC向異構(gòu)芯片和小芯片封裝的轉(zhuǎn)變正在加速

從單片 SoC 向異構(gòu)芯片和小芯片封裝的轉(zhuǎn)變正在加速，這引發(fā)了方法、協(xié)作和設(shè)計(jì)目標(biāo)的廣泛轉(zhuǎn)變，工程師在從設(shè)計(jì)到制造的流程的每一步都能感受到這些轉(zhuǎn)變。

幾乎每個(gè)工程師現(xiàn)在都在研究或接觸一些新的技術(shù)、流程或方法。他們正在與過去存在于另一個(gè)孤島（有時(shí)是世界其他地方）的技能組合進(jìn)行交互。當(dāng)工程師試圖解釋 3D-IC、2.5D、系統(tǒng)級封裝和各種類型的扇出之間的差異時(shí)，甚至詞匯也在發(fā)生變化。

這些變化背后有幾個(gè)關(guān)鍵驅(qū)動(dòng)因素，當(dāng)中包括：

1自引入 finFET 以來，每個(gè)新節(jié)點(diǎn)的成本一直在上升，并且隨著 3nm 及以下工藝的環(huán)柵 FET 和高數(shù)值孔徑 EUV 的引入，成本變得更加昂貴。這使得擴(kuò)展整個(gè) SoC 變得不經(jīng)濟(jì)，因?yàn)樾枰鍪垡允栈?NRE 成本的單元數(shù)量要么必須足夠高才能證明擴(kuò)展的合理性，要么需要在更大的系統(tǒng)背景下考慮擴(kuò)展的好處，例如作為超大規(guī)模數(shù)據(jù)中心中的處理器，其中設(shè)計(jì)和制造成本可能會(huì)因需要更少的服務(wù)器且功耗顯著降低而被抵消。

2由于競爭原因，特定領(lǐng)域和用例需要更多不同的功能，但芯片已經(jīng)比當(dāng)前標(biāo)線允許的尺寸更大。這意味著它們要么必須拼接在一起成為一個(gè)更大的 SoC，要么需要分解為一個(gè)或多個(gè)功能并集成到某種類型的高級封裝方案中。

3較小芯片的良率通常較高，理論上可以降低多芯片/多小芯片設(shè)計(jì)的總體成本。但是，當(dāng)封裝中的一個(gè)或多個(gè)芯片/小芯片發(fā)生故障時(shí)，良率優(yōu)勢也可能會(huì)被最小化，這就是為什么人們?nèi)绱岁P(guān)注制定集成和互連標(biāo)準(zhǔn)，以及用于設(shè)計(jì)和模擬這些越來越多的新的和更好的工具。復(fù)雜的系統(tǒng)，以及更好的處理、清潔和粘合/剝離工藝

Cadence定制 IC 和 PCB 部門產(chǎn)品管理部門總監(jiān) John Park表示，最先進(jìn)芯片（包括數(shù)字和模擬/RF 內(nèi)容）的設(shè)計(jì)成本可能高達(dá) 10 億美元。“在數(shù)字方面，由于最大標(biāo)線限制，你想要安裝到 SoC 中的東西并不適合，”他說?！绊槺阏f一句，即使它確實(shí)適合，也存在良率問題，這會(huì)推高成本?！?/p>

圖 1：發(fā)展小芯片的“原因”。僅遵循摩爾定律不再是最佳的技術(shù)和經(jīng)濟(jì)道路。來源：Cadence

關(guān)于異構(gòu)集成和高級封裝的任何討論的一個(gè)良好起點(diǎn)是商定的術(shù)語。異構(gòu)集成一詞最常見的用途可能是高帶寬內(nèi)存 （HBM） 與某種 GPU/NPU/CPU 或所有這些的某種組合的集成。

“我們過去常常將封裝芯片封裝在通過 DIMM 卡連接的 PCB 上，”Park 說道?！艾F(xiàn)在我們已經(jīng)堆疊了 DRAM。我們將它放在處理器旁邊的封裝內(nèi)。隨著內(nèi)存帶寬的巨大提高，人們正在將晶圓堆疊在晶圓上。外形因素也在這里發(fā)揮作用?！?/p>

該外形尺寸可以決定使用什么類型的封裝以及處理元件、存儲(chǔ)器和 I/O 的放置位置。

“它可以堆疊，可以彼此相鄰，芯片可以是任何材料，” Synopsys 的EDA 集團(tuán)產(chǎn)品管理總監(jiān) Kenneth Larsen 說。“我們通常重點(diǎn)關(guān)注數(shù)字——先進(jìn)的 CMOS——但在構(gòu)建系統(tǒng)時(shí)我們也會(huì)考慮許多其他芯片。有中介層，有不同的集成方案，然后是技術(shù)協(xié)同優(yōu)化?！?/p>

為了完全實(shí)現(xiàn)多芯片設(shè)計(jì)，芯片架構(gòu)師和設(shè)計(jì)人員需要充分了解多個(gè)單獨(dú)芯片/小芯片集成到更復(fù)雜的系統(tǒng)中后的行為方式。每個(gè)芯片包含不同的功能，有時(shí)在不同的工藝節(jié)點(diǎn)開發(fā)，并且通常包括不同類型的電路。因此，它們可能具有不同的閾值電壓，產(chǎn)生其他芯片/小芯片可能容易受到影響的不同噪聲，并且當(dāng)它們被更高的邏輯利用率（例如 AI/ML）加熱時(shí)，它們的行為可能會(huì)有所不同。

此外，它們可以使用從引線鍵合到混合鍵合的各種互連方案連接在一起，并且可能容易受到應(yīng)力的影響，從而使封裝和芯片變形并縮短其預(yù)期壽命。在某些情況下，這些應(yīng)力可能會(huì)破壞粘合并導(dǎo)致先進(jìn)封裝出現(xiàn)故障。當(dāng)基板比平面配置更薄時(shí)，這變得尤其成問題。

圖 2：多芯片系統(tǒng)設(shè)計(jì)。

來源：新思科技

“一旦 ASIC 超過一定的規(guī)模，考慮將其分解，購買其中一些不再作為巨大 ASIC 的 IP 的構(gòu)建塊，并開始考慮將它們作為實(shí)際的小芯片購買，就會(huì)變得很有趣。可以共同封裝在一起。”是德科技高速數(shù)字仿真技術(shù)產(chǎn)品經(jīng)理 Stephen Slater 說道。

他進(jìn)一步指出，有些公司已經(jīng)在這方面取得了非常成功的成功。他們是推出人工智能和超大規(guī)模芯片的公司，例如 AMD 等。對于整個(gè)半導(dǎo)體生態(tài)系統(tǒng)來說，這意味著許多小型 IP 供應(yīng)商現(xiàn)在開始考慮將具有特定接口（如 UCIe 或 Bunch of Wires）的芯片流片意味著什么。這將是向完全不同的生態(tài)系統(tǒng)的轉(zhuǎn)變。突然間，這些不同的 IP 供應(yīng)商可以在您關(guān)心的硅節(jié)點(diǎn)上提供他們的 IP，但現(xiàn)在他們還提供了一種產(chǎn)品，即可以與其他芯片集成的實(shí)際芯片。這就是我們所看到的發(fā)展方向，并且有很多新技術(shù)在發(fā)揮作用。人們開始引入硅中介層或玻璃基板之類的東西，以獲得真正精細(xì)的間距，以高密度連接從一個(gè)小芯片到下一個(gè)小芯片。這就是許多 EDA 仿真工具發(fā)揮作用的地方。我們將如何應(yīng)對這些新問題？”

答案越來越多地涉及技術(shù)、設(shè)計(jì)、封裝和系統(tǒng)的協(xié)同設(shè)計(jì)和協(xié)同優(yōu)化。之所以如此具有挑戰(zhàn)性，是因?yàn)閱纹酒?ASIC 設(shè)計(jì)人員以前可能沒有處理過所有步驟。

“在 DTCO 中，設(shè)計(jì)和優(yōu)化在電路層面和技術(shù)層面同時(shí)進(jìn)行，” Fraunhofer IIS自適應(yīng)系統(tǒng)工程部設(shè)計(jì)方法負(fù)責(zé)人 Roland Jancke 說道?！艾F(xiàn)在它甚至擴(kuò)展到系統(tǒng)，所以它是系統(tǒng)技術(shù)協(xié)同優(yōu)化（STCO）。特別是在 3D 集成和基于小芯片的系統(tǒng)中，這種集成方法具有巨大的潛力。您將如何做到這一點(diǎn) — 從晶體管本身開始設(shè)計(jì)，經(jīng)過門單元、IP 塊、ASIC、系統(tǒng)級封裝，一直到將使用所有內(nèi)容的應(yīng)用程序，并將所有這些整合在一起在一個(gè)優(yōu)化周期中。你需要不同的模型、不同的抽象級別，然后你需要將它們放在一起?！?/p>

這是芯片行業(yè)面臨的下一個(gè)挑戰(zhàn)，即如何集成這些不同的芯片/小芯片，并使整個(gè)系統(tǒng)像單片 SoC 一樣或幾乎一樣工作。

“它們可以通過多種方式連接，最常見的是 2.5D 和 3D，其中 2.5D 被定義為通過芯片之間某種類型的中介層或基板連接的小芯片，它們通常通過某種 PHY 連接在一起”， Movellus工程副總裁 Saif Alam 說道。

但工具、流程和方法有太多選擇，因此很難考慮所有這些因素。“盡管西門子和其他公司發(fā)起了一項(xiàng)舉措，試圖在所有這些不同的工具之間建立‘通用語言’，但在多芯片解決方案方面，兩者都沒有共同的標(biāo)準(zhǔn)，”Alam說。

即使確實(shí)存在通用線程，它們也可能因晶圓廠或標(biāo)準(zhǔn)組的不同而有所不同。這包括臺(tái)積電的 3Dblox、三星的 3D CODE、開放計(jì)算項(xiàng)目的 CDXML 或大型芯片制造商的專有解決方案。因此，雖然這個(gè)想法是像樂高一樣的通用即插即用，但業(yè)界距離實(shí)現(xiàn)這種功能還有很長的路要走。

例如，西門子 EDA嵌入式板系統(tǒng)部門產(chǎn)品經(jīng)理 Keith Felton 表示，需要整個(gè)封裝組件的單一數(shù)字孿生模型，以推動(dòng)封裝基板層次結(jié)構(gòu)所有級別的系統(tǒng)級協(xié)同設(shè)計(jì)。“這個(gè)數(shù)字孿生模型還必須提供一個(gè)系統(tǒng)級網(wǎng)表，其中包含每個(gè)層次結(jié)構(gòu)所需的互連。最合適的格式是 SystemVerilog。在進(jìn)行任何級別的物理設(shè)計(jì)（例如 P&R）之前，需要構(gòu)建和優(yōu)化該數(shù)字孿生模型。否則，你最終會(huì)得到一個(gè)次優(yōu)的整體實(shí)施?！?/p>

同樣，Movellus 的 Alam 認(rèn)為需要一個(gè)系統(tǒng)級網(wǎng)表，并代表整個(gè)設(shè)計(jì)?！叭缓?，對于設(shè)計(jì)探索，我們需要一種能夠根據(jù)用戶定義的成本函數(shù)根據(jù)需要在小芯片之間移動(dòng)邏輯的工具。用于驗(yàn)證、模擬、簽核（計(jì)時(shí)、EMIR、物理驗(yàn)證）的工具需要有一個(gè)可以共享的數(shù)據(jù)模型或“語言”?！?/p>

歷史上使用這些工具的人是系統(tǒng)級設(shè)計(jì)師?！艾F(xiàn)在，當(dāng)我們采用多芯片時(shí)，每個(gè)人都是系統(tǒng)設(shè)計(jì)師，”Cadence 的 Park 說?！澳悴辉僦皇且幻?ASIC 設(shè)計(jì)師。每個(gè)人都需要成為一名系統(tǒng)設(shè)計(jì)師，他們需要了解此級別的小芯片到小芯片的電氣合規(guī)性和信號完整性等內(nèi)容，因?yàn)槟呀?jīng)將其分解，并且將其與 UCIe 或 BoW 或 AIB 重新連接。因此，您需要驗(yàn)證芯片與芯片之間的電氣連接，并使用信號完整性技術(shù)，該技術(shù)對于 PCB 設(shè)計(jì)已有 50 年歷史，但如果您來自單片芯片設(shè)計(jì)領(lǐng)域，則該技術(shù)較新?！?/p>

Synopsys 的 Larsen 解釋說，與 DTCO 一樣，STCO 是異構(gòu)集成難題中日益重要的一部分?！翱纯聪到y(tǒng)是什么，我們有架構(gòu)，我們有 3D 集成。我們擁有正在設(shè)計(jì)的系統(tǒng)的功能和工作負(fù)載、系統(tǒng)的物理和邏輯方面、以及如何通過整個(gè)系統(tǒng)提供電力。我們需要確保它適用于客戶尋求的所有條件和市場。

當(dāng)我們查看這樣的系統(tǒng)時(shí)，這本質(zhì)上是一個(gè)封裝。但是我們?nèi)绾螌⑦@個(gè)系統(tǒng)的所有這些部分互連在一起呢？設(shè)計(jì)技術(shù)和系統(tǒng)技術(shù)之間圍繞系統(tǒng)各部分之間的互連性存在這種抽象，無論是當(dāng)您在制造中構(gòu)建這樣的系統(tǒng)時(shí)，而且當(dāng)您將產(chǎn)品帶到現(xiàn)場時(shí)也要確保其可靠性。

我們使用 STCO 進(jìn)行 3D-IC 和多芯片設(shè)計(jì)時(shí)，會(huì)采取系統(tǒng)視圖，識別構(gòu)成系統(tǒng)的所有約束，并嘗試識別阻礙性能或面積減小的瓶頸。我們運(yùn)行軟件工作負(fù)載來嘗試弄清楚這是否會(huì)提供 PPAC，這實(shí)際上是一個(gè)體積指標(biāo)，因?yàn)樗褪侨?。這不僅僅是 PPAC。這是它的立方體。當(dāng)我們同時(shí)考慮功率、熱量和性能并同時(shí)考慮所有這些主題時(shí)，這意味著什么現(xiàn)在變得更加明顯。這確實(shí)是事情變得復(fù)雜的地方?！?/p>

對于小芯片而言，挑戰(zhàn)在于細(xì)節(jié)和數(shù)據(jù)交換，這也是迄今為止開發(fā)的大多數(shù)小芯片都是由大型芯片制造商內(nèi)部開發(fā)的原因之一。作為起點(diǎn)，業(yè)界將小芯片商業(yè)化的努力將需要標(biāo)準(zhǔn)化的方法來連接這些小芯片?！皹I(yè)界圍繞小芯片所做的努力更側(cè)重于協(xié)議標(biāo)準(zhǔn)化，這正是業(yè)界引入 UCIe、線束 （BoW） 和高級互連總線 （AIB） 的地方，”是德科技高速芯片組的 Hee-Soo Lee 說道?！斑@就是我們認(rèn)為小芯片不同的地方，不僅僅是從封裝的角度來看——它與舊的 SiP 等相同。但業(yè)界正在努力讓一切變得更加標(biāo)準(zhǔn)化?！?/p>

轉(zhuǎn)向多芯片設(shè)計(jì)

高級封裝中異構(gòu)集成有如此多的選項(xiàng)，如何引導(dǎo)用戶社區(qū)采用一種有凝聚力的方法？

Movellus 的 Alam 表示，造成這種情況的因素有很多?！皹I(yè)界需要共同努力定義芯片之間的通用接口，無論是 UCIe 還是其他標(biāo)準(zhǔn)。對于連接在一起的不同芯片，它們需要具有相同的數(shù)據(jù)間距，這需要預(yù)先規(guī)劃和對齊。主要工具供應(yīng)商需要協(xié)作并創(chuàng)建一種通用語言，以方便工具的互操作性。而且小芯片實(shí)施所需的先進(jìn)封裝的制造成本需要下降，因此這不僅僅由財(cái)力雄厚的大公司主導(dǎo)。”

西門子的Felton 表示，實(shí)現(xiàn)這一目標(biāo)的一種方法是通過基于云的虛擬實(shí)驗(yàn)室，該實(shí)驗(yàn)室允許用戶使用受控方法和預(yù)設(shè)練習(xí)來探索多芯片協(xié)同設(shè)計(jì)?！八麄儾恍枰覀兊能浖蛟S可證就可以做到這一點(diǎn)，而且是免費(fèi)的，”他說。

但目前尚不清楚到底誰將使用這些尋路類型的工具?！皫缀鯚o論你走到哪里，情況都會(huì)有所不同，因?yàn)槲覀冋谀：?ASIC 設(shè)計(jì)師的工作和封裝設(shè)計(jì)師的工作之間的界限，”Cadence 的 Park 說。

“一些公司認(rèn)為現(xiàn)在他們已經(jīng)轉(zhuǎn)向基于小芯片的 3D-IC，這就是封裝，封裝設(shè)計(jì)者需要這樣做。但也有其他公司說，‘不，那仍然是我的芯片。我剛剛進(jìn)行了分類，所以這就是 IC 設(shè)計(jì)師的工作。用戶之間沒有共性。

在某些情況下，有一個(gè)非常強(qiáng)大的封裝團(tuán)隊(duì)，其中很多都會(huì)傳遞給封裝團(tuán)隊(duì)。如果封裝團(tuán)隊(duì)可能不那么強(qiáng)大，他們會(huì)嘗試在 ASIC 設(shè)計(jì)團(tuán)隊(duì)內(nèi)完成。前端工具確實(shí)存在，因此 ASIC 設(shè)計(jì)背景或系統(tǒng)設(shè)計(jì)背景并不重要。您仍然需要通用工具來將所有內(nèi)容整合在一起?！?/p>

流程和方法也是如此。Expedera營銷副總裁 Paul Karazuba 表示：“有些客戶非常熱衷于‘我要自己做這件事，我需要你們的設(shè)計(jì)指南和套準(zhǔn)圖’”。“‘告訴我你的 IP 是什么樣子的。把 RTL 寄給我，別打擾我。我要自己做這一切。其他人需要更多的設(shè)計(jì)幫助，我們可能會(huì)真正介入并幫助他們進(jìn)行設(shè)計(jì)。他們很好奇我們?nèi)绾闻c您假設(shè)的基礎(chǔ)知識進(jìn)行交互。進(jìn)出其 IP 的信號是什么？我需要給你什么？你的時(shí)鐘是多少？

這些都是您所期望的類型，但現(xiàn)實(shí)是 NPU 并不存在于芯片上的真空中。它們并不是與芯片其他部分完全獨(dú)立的功能。它們與芯片上的其他部件高度集成，例如圖像信號處理器模塊。這兩個(gè)系統(tǒng)越來越交織在一起，但它們通常被授權(quán)為兩個(gè)不同的東西，通常來自兩個(gè)不同的供應(yīng)商。

簡而言之，它以客戶為基礎(chǔ)。這是他們真正希望我們參與的程度。作為 IP 提供商，我們內(nèi)部需要具備的技能與 10 年前有所不同。我們需要有懂芯片設(shè)計(jì)的人?！?/p>

避免“擁堵”

任何異構(gòu)集成的關(guān)鍵目標(biāo)之一是數(shù)據(jù)的平穩(wěn)移動(dòng)，這通常取決于一致性和吞吐量。

“在小芯片方面，我們要與兩類人打交道，”Arteris 產(chǎn)品管理和戰(zhàn)略營銷高級總監(jiān) Guillaume Boillet表示?！坝行┤苏陂_發(fā)小芯片，因?yàn)樗麄兿Ｍ@得成本和可擴(kuò)展性，甚至投資組合管理的好處。在這些場景中，涉及到一個(gè)供應(yīng)商。這是同一家公司?？偸侵挥幸晃患軜?gòu)師能夠俯瞰設(shè)計(jì)的各個(gè)方面。第二類是那些真正擁抱多芯片的人，因?yàn)樗麄兿嘈派鷳B(tài)系統(tǒng)的作用。但即使在那里，也主要是合作伙伴。并不是供應(yīng)商彼此不認(rèn)識?！?/p>

汽車行業(yè)是這些關(guān)系中的新參與者?！坝行╅_發(fā)人員確實(shí)想做多芯片，因?yàn)橥蝗恢g，他們不必在他們不具備所有能力的情況下完成系統(tǒng)的所有部分，”Boillet 說?！凹词乖谀抢?，大多數(shù)時(shí)候所有權(quán)也是集中的?？傆幸患夜咎幱陬I(lǐng)先地位，無論他們是在生產(chǎn)更高級別的小芯片，還是擁有汽車加速器或人工智能加速器。

在 RTL 或系統(tǒng)級別，與選擇 SoC 相比，我沒有看到太多不同的地方。在 SoC 設(shè)計(jì)之上，只需考慮幾個(gè)方面，這些方面將限制小芯片之間的流量。顯然，這一點(diǎn)需要考慮在內(nèi)。還會(huì)有一致性方面。

結(jié)論

這里的一切對某些人來說都是新的。正如 Cadence 的 Park 指出的那樣，“如果您是 ASIC 設(shè)計(jì)師，新的事物就是多個(gè)小芯片，因此您必須擁有一個(gè)前端規(guī)劃工具。您必須了解要使用什么界面。你如何劃分你的設(shè)計(jì)？現(xiàn)在它是多個(gè)芯片，為了驗(yàn)證您需要了解信號完整性，以便您可以在小芯片之間建立干凈的連接。對于 ASIC 設(shè)計(jì)師來說，這是一個(gè)全新的世界。

封裝設(shè)計(jì)師也是如此。他們現(xiàn)在需要了解 DRC 和 LVS 的正式簽核，以及這對于使用硅等不同材料的重要性。過去，封裝設(shè)計(jì)師使用層壓板和少量陶瓷，現(xiàn)在他們使用硅，這需要了解金屬填充、金屬平衡和正式簽核的限制。