談?wù)凩DO設(shè)計(jì)時(shí)的一些思考

1. 模擬LDO

1.1 FVF BasedLDO

FVF全稱為Flipped Voltage Follower是一種輸出阻抗很低的新型源跟隨器，其擁有更大的電流驅(qū)動(dòng)能力，相對(duì)傳統(tǒng)單管源跟隨器輸出阻抗減小了gm2ro1倍，如圖1所示，其中g(shù)m2為M2管的跨倒，ro1為M1管的小信號(hào)電阻 ^[1-2]^ 。

（a）單管源極跟隨器（b）FVF

Fig1. 單管源極跟隨器及FVF源級(jí)跟隨器

圖1所示簡(jiǎn)單FVF結(jié)構(gòu)無(wú)法提供較大的環(huán)路增益，這會(huì)導(dǎo)致較差的DC 特性，為了提高低頻增益可以采用參考文獻(xiàn)[3]的共源共柵FVF結(jié)構(gòu)，圖2是我在項(xiàng)目中設(shè)計(jì)的共源共柵FVF LDO。M12為FVF環(huán)路（M14、M15、M12）提供共源共柵級(jí)，提高了環(huán)路增益，代價(jià)是FVF環(huán)路包含了三個(gè)極點(diǎn)（圖2中vout、D、E），因此需要采用密勒補(bǔ)償來(lái)保證環(huán)路穩(wěn)定性。

Fig2. 共源共柵FVF LDO

此外，圖2中M13的引入是為了提高PSRR，M1和M2管的length取大可以減小輸出級(jí)的噪聲（一般噪聲貢獻(xiàn)較大的管子為運(yùn)放的輸入對(duì)管和電流偏置管），保證穩(wěn)定的前提下CL盡量取大，因?yàn)榇蟮腃L在環(huán)路帶寬不夠時(shí)可以保證輸出級(jí)有較好的負(fù)載瞬態(tài)跳變調(diào)節(jié)能力，同時(shí)可以提高高頻PSRR。

1.2 高PSRR LDO

這邊多說(shuō)幾句，芯片內(nèi)部電源往往通過(guò)外部DC-DC提供，DC-DC內(nèi)部通常會(huì)有幾百kHz到幾十MHz的時(shí)鐘，并且可能會(huì)產(chǎn)生幾mV到幾十mV的電源紋波。在sub-6G FR1 5G通信中Channel Bandwidth高達(dá)100MHz，mm-Wave FR2 5G通信中Channel Bandwidth達(dá)到400MHz，因此從系統(tǒng)應(yīng)用上講MHz的PSRR也十分重要。

圖3給出了傳統(tǒng)LDO和高PSRR LDO原理圖 ^[4]^ 。將密勒補(bǔ)償電容接在M4管的源極以提高M(jìn)8管高頻PSRR（低頻PSRR比較容易，通常會(huì)卡在高頻處）。

（a）傳統(tǒng)LDO （b）高PSRR LDO

Fig3. 傳統(tǒng)LDO和高PSRR LDO

圖4 LDO結(jié)構(gòu)在之前的layout講議中提到過(guò)，大電容C2的引入保證在GHz頻率處仍有-20dB的PSRR，高頻PSRR要優(yōu)于圖2的共源共柵FVF結(jié)構(gòu)。

Fig4. 高PSRR LDO

電源到LDO輸出端內(nèi)阻越小，LDO越接近一個(gè)理想電壓源，輸出電壓越穩(wěn)定，將功率管由PMOS換成NMOS可將功率管輸出阻抗由ro變?yōu)?/g m ，進(jìn)一步提高PSRR^[5-6]^，如圖5所示。此外，為了減小N管的Drop電壓，功率管可采用Native管。

Fig5. 高PSRR的N管LDO

1.3 Replica LDO

基于NMOS LDO特性，Replica LDO更適用于數(shù)字負(fù)載，Replica LDO結(jié)構(gòu)如圖6所示。Replica LDO分為Master和Slave級(jí)，通常由一個(gè)Master產(chǎn)生Vgate電壓，然后接到多個(gè)Slave級(jí)，通過(guò)合理設(shè)置電流比例及負(fù)載可以粗略復(fù)制Master的參考電壓，如果負(fù)載能接受電壓變化，這種結(jié)構(gòu)問(wèn)題不大。此外，這種結(jié)構(gòu)輸出級(jí)工作在開環(huán)狀態(tài)且采用NMOS做功率管，負(fù)載突變時(shí)具有較小的undershoot和overshoot。

Fig6. Replica LDO

1.4 耐壓結(jié)構(gòu)LDO

之前項(xiàng)目需要一個(gè)3.3V轉(zhuǎn)0.8V的LDO，但用的是22nm先進(jìn)工藝，里面高壓管最高只能耐1.98V的電壓，拿到這個(gè)需求時(shí)，真是一萬(wàn)個(gè)頭大，腦海里一堆問(wèn)題，1.8V的device怎么抗3.3V的電壓啊？基準(zhǔn)電壓、mux、buffer、LDO主體電路、triming電路通通需要耐壓結(jié)構(gòu)，沒(méi)這方面的設(shè)計(jì)經(jīng)驗(yàn)啊。

芯片面積有10mm*10mm，外部單3.3V電源，經(jīng)LDO產(chǎn)生0.8V的電壓做為內(nèi)部的core電源而且是Capless結(jié)構(gòu)。我們還聯(lián)系過(guò)法國(guó)Dolphin公司（海豚集成）幫我們做，他們是可以做，但沒(méi)有Capless結(jié)構(gòu)的IP，讓他們做需要20W美金（真黑）。價(jià)格沒(méi)談就只能硬著頭皮自己做嘍，期間查了很多資料，方案也修改了多次，萬(wàn)幸流片測(cè)試一把成了，因工作需要這里就不給大家透露具體細(xì)節(jié)了，基本思想就是疊管子耐高壓，有這方面需求的可以私信我。

2. 數(shù)字LDO

數(shù)字LDO原理很簡(jiǎn)單，把模擬LDO功率管分割成許多功率開關(guān)，這些開關(guān)由移位寄存器控制，比較器每個(gè)時(shí)鐘周期比較Vout和Vref電壓并指示移位寄存器打開或關(guān)斷一個(gè)功率開關(guān)，結(jié)構(gòu)框圖如圖7所示。

Fig7. 數(shù)字LDO

數(shù)字LDO可以工作在比較低的電壓下，而且方便工藝移植。由于有限的輸出精度，在穩(wěn)定時(shí)數(shù)字控制碼會(huì)振蕩，這就是所謂的有限周期振蕩（Limit-Cycle Oscillation, LCO）。數(shù)字LDO環(huán)路包含了z域和s域，分析起來(lái)較復(fù)雜。

**3. **總結(jié)

①LDO的設(shè)計(jì)指標(biāo)要看你的應(yīng)用，如果是給數(shù)字電源供電，PSRR、noise、電源精度這些都不是特別重要，如果是給VCO供電，那就要小心了，建議PSRR在0100MHz小于-20dB@ 1MHz，noise在1MHz小于20nV/√Hz，LDO基準(zhǔn)電壓PSRR在0100MHz小于-30dB@ 1MHz，noise在1MHz小于10nV/√Hz。

②LDO參考電壓一般需要加大的RC濾波，-3dB帶寬要小于你的環(huán)路帶寬。

③采用N管做為功率輸出級(jí)可以提高PSRR并減小undershoot和overshoot。

④Replica LDO也挺常用的我就在pll中用過(guò)，而且PSRR、undershoot和overshoot確實(shí)好，輸出電壓變化也不是那么大。