FPGA設(shè)計(jì)思想，速度和面積互換原則不可忽視

速度和面積互換原則。以面積換速度可以實(shí)現(xiàn)很高的數(shù)據(jù)吞吐率，其實(shí)串/并轉(zhuǎn)換、就是一種以面積換速度的思想

2.乒乓操作。

3.串/并轉(zhuǎn)換的思想。

高速數(shù)據(jù)處理的重要技巧之一。這里我來舉一個(gè)多相濾波器抽取的例子：

抽取之后，兩路數(shù)據(jù)以二分頻的速度進(jìn)行處理即可

4.流水線設(shè)計(jì)（在fir濾波器中表現(xiàn)很突出，一個(gè)時(shí)鐘輸出一個(gè)數(shù)據(jù)）

流水線設(shè)計(jì)可以從某種程度上提高系統(tǒng)頻率。。前提是：設(shè)計(jì)可以分為若干步驟進(jìn)行處理，而且整個(gè)數(shù)據(jù)處理的過程是單向的，即沒有反饋或者逆運(yùn)算、前一個(gè)步驟的輸出是下一個(gè)步驟的輸入。。。

5.邏輯復(fù)制與模塊復(fù)用。

模塊復(fù)用在節(jié)省邏輯資源方面使用非常廣泛（舉個(gè)例子吧）

對(duì)比一下，不多說了，一例勝千言！

至于邏輯復(fù)制呢，以后再說，目前還沒碰到。把概念先抄上來：邏輯復(fù)制是一種通過增加面積來改善時(shí)序條件的優(yōu)化手段，其最重要的應(yīng)用是調(diào)整信號(hào)的扇出。換句話說，也就是其扇出非常大，那么為了增加這個(gè)信號(hào)的驅(qū)動(dòng)能力，就必須插入很多級(jí)的Buffer，這樣就在一定程度上增加了這個(gè)信號(hào)的路徑延時(shí)。這種情況下就可以賦值生成這個(gè)信號(hào)的邏輯，用多路同頻同相的信號(hào)驅(qū)動(dòng)后續(xù)電路，是平均到每路德扇出變低，這樣就不需要插入Buffer就能滿足驅(qū)動(dòng)能力增加的需求，從而節(jié)約該信號(hào)的路徑延時(shí)。

總之。模塊復(fù)用節(jié)省面積，犧牲速度，而邏輯復(fù)制正好相反。。

6.模塊化設(shè)計(jì)

就是自頂向下的設(shè)計(jì)方法。。不討論了、很簡(jiǎn)單有很難得東西。

7.時(shí)鐘設(shè)計(jì)技巧

盡量避免使用FPGA內(nèi)部邏輯產(chǎn)生的時(shí)鐘，因?yàn)樗苋菀讓?dǎo)致功能或時(shí)序出現(xiàn)問題。內(nèi)部組合邏輯產(chǎn)生的時(shí)鐘容易出現(xiàn)毛刺，影響設(shè)計(jì)的功能實(shí)現(xiàn)；組合邏輯固有的延時(shí)也容易導(dǎo)致時(shí)序問題。

如果采用內(nèi)部組合邏輯產(chǎn)生的輸出作為時(shí)鐘信號(hào)或者異步復(fù)位信號(hào)，可能會(huì)不可避免的出現(xiàn)毛刺。如果此時(shí)信號(hào)正處于變換過程，那么它將違反建立時(shí)間和保持時(shí)間的要求，從而影響后續(xù)電路的輸出狀態(tài)，甚至導(dǎo)致整個(gè)系統(tǒng)運(yùn)行失敗。

如果要減少毛刺，最好用時(shí)鐘打一下。。達(dá)到同步處理的效果。

對(duì)于設(shè)計(jì)中需要用到的分頻時(shí)鐘，應(yīng)該盡量使用使能時(shí)鐘，讓分頻信號(hào)作為使能信號(hào)來使用。