鉭電容的優(yōu)點和最新發(fā)展

背景

鉭電容的使用迄今已接近60年，它以長期可靠性和容值密度而著稱。鉭電容在軍用和商用航空電子、可植入醫(yī)療電子、筆記本電腦、智能手機及工業(yè)自動化和控制系統(tǒng)設(shè)計中居于中心地位。

鉭電容受歡迎的主要因素是其體積效率產(chǎn)生的高單位體積容值。容值公式如下：

C=(kA)/d

其中：

C=容值

k=介電常數(shù)

A=表面面積

d=電介質(zhì)厚度

憑借極大的表面面積、高介電常數(shù)和相對較薄的電介質(zhì)層，鉭電容可在1μF至2,200μF容值范圍內(nèi)和最大50 V外加電壓條件提供最佳的容值密度。

高級鉭粉和高效率封裝的結(jié)合使鉭電容領(lǐng)先于替代技術(shù)。例如，目前的鉭電容能夠以0402外殼尺寸在4V充電電壓下提供22μF容值。在電壓范圍的另一端，我們可找到采用單個封裝，在50V充電電壓下提供47μF容值的鉭電容。

傳統(tǒng)鉭電容的陰極系統(tǒng)使用二氧化錳(MnO2)材料。這種半導(dǎo)體材料提供自愈機制(這可帶來長期穩(wěn)定性)且相對便宜。但其富氧配方在高熱的極端環(huán)境中容易導(dǎo)致起火。自上世紀90年代中期以來，導(dǎo)電聚合物技術(shù)趨于成熟，從而與MnO2產(chǎn)品形成互補。由于導(dǎo)電率顯著高于MnO2，導(dǎo)電聚合物可降低ESR。這一進展與消除敏感應(yīng)用中的起火危險相結(jié)合，推動了相關(guān)企業(yè)對這種技術(shù)的投資。

鉭電容設(shè)計的進步

制造商提供種類廣泛的鉭電容產(chǎn)品系列，它們針對各種具體特征進行優(yōu)化，并瞄準不同的應(yīng)用和細分市場。這些不同的產(chǎn)品系列提供的優(yōu)化包括更低的ESR、更小的尺寸、高可靠性(面向軍用、汽車和醫(yī)療應(yīng)用)、更小的直流漏電流、更低的ESL和更高的工作溫度。本文側(cè)重其中兩個領(lǐng)域：更低的ESR和更小的尺寸。

更低的ESR – 為實現(xiàn)最低ESR而優(yōu)化，這些器件在脈沖或交流應(yīng)用中提供更高的效率，在高噪聲環(huán)境中提供更出色的濾波性能。

更小的尺寸 – 結(jié)合高CV鉭粉的使用和高效率封裝，這些器件以緊湊尺寸提供高容值，適用空間緊張的應(yīng)用，如智能手機、平板電腦和其他手持式消費電子設(shè)備。

低ESR鉭電容

減小ESR一直是鉭電容設(shè)計的重要研究領(lǐng)域之一。鉭粉的選擇和生產(chǎn)期間涂敷陰極材料時所用的工藝對ESR有顯著影響。但是，對于給定的額定值(容值、電壓、尺寸)，這些因素主要為設(shè)計約束并在目前的最先進器件上得到基本解決。使ESR減小的兩個最主要因素是：陰極材料用導(dǎo)電聚合物替代MnO2，引線框架材料從鐵鎳合金改為銅(Cu)。

傳統(tǒng)鉭電容的ESR主要源于陰極材料MnO2。如圖1所示，MnO2的導(dǎo)電率約為0.1S/cm。相比之下，導(dǎo)電聚合物(如聚3,4-乙烯二氧噻吩)的導(dǎo)電率在100S/cm范圍內(nèi)。導(dǎo)電率的這一增加直接轉(zhuǎn)換為ESR的顯著減小。

在圖2中，不同額定值下的ESR-頻率曲線顯示了鉭電容器采用聚合物陰極系統(tǒng)的優(yōu)勢。通過直接比較MnO2和聚合物設(shè)計在A外殼 6.3 V / 47 μF額定值條件下的ESR-頻率曲線，可以看出在100 kHz頻率下聚合物設(shè)計使ESR的減小幅度多達一個數(shù)量級。

圖1：不同材料的導(dǎo)電率。

圖2：不同額定值下的ESR-頻率曲線。

引線框架材料是改用導(dǎo)電率更高的材料后可改善ESR的另一個領(lǐng)域。如圖3中的電容橫截面所示，引線框架提供從內(nèi)部電容器元件到封裝外部的電連接。

圖3：電容橫截面。

鐵鎳合金(如Alloy 42)一直是引線框架材料傳統(tǒng)選擇。這些合金的優(yōu)點包括低熱膨脹系數(shù)(CTE)、低成本和制造中的易用性。銅引線框架材料加工方面的改進使其能夠用于鉭電容設(shè)計。由于導(dǎo)電率是Alloy 42的100倍，銅的使用對ESR有重要影響。例如，采用A外殼(EIA 3216)和傳統(tǒng)引線框架的Vishay 100μF/6.3V T55聚合物鉭電容在100kHz和25°C條件下提供70mΩ的最大ESR。通過改為銅引線框架，最大ESR可減小到40mΩ。

緊湊鉭電容

改善鉭電容設(shè)計體積效率(容值密度)的兩個主要因素是鉭粉的演變和封裝的改進。

電容設(shè)計中使用的鉭粉的質(zhì)量因數(shù)是：(容值?電壓)/質(zhì)量，簡寫為CV/g。大規(guī)模生產(chǎn)中使用的鉭粉的演變?nèi)鐖D4所示。CV/g的這些增加與更小的顆粒尺寸和粉末純度改善有關(guān)。在電容設(shè)計中使用這些材料本身就是一個復(fù)雜的研究領(lǐng)域，需要大量研發(fā)投資。

圖 4：大規(guī)模生產(chǎn)中使用的鉭粉的演變。

使鉭電容設(shè)計尺寸減小的另一個重要因素是超高效封裝技術(shù)的發(fā)展。業(yè)內(nèi)使用的最常見封裝技術(shù)是引線框架設(shè)計。這種結(jié)構(gòu)具有非常高的制造效率，從而可以降低成本和提高產(chǎn)能。對于不受制于空間的應(yīng)用，這些器件仍然是可行的解決方案。

圖5：不同封裝技術(shù)的體積效率。

但是，在主要設(shè)計標準是增加密度的許多電子系統(tǒng)中，能夠減小元件尺寸是一個重要優(yōu)勢。在此方面，制造商在封裝技術(shù)上已經(jīng)取得了若干進展。如圖5所示，與標準引線框架結(jié)構(gòu)相比，無引線框架設(shè)計可改善體積效率。通過減小提供外部連接所需的機械結(jié)構(gòu)的尺寸，這些器件可利用該額外可用空間來增加電容元件的尺寸，從而增加容值和/或電壓。

在最新一代封裝技術(shù)中，Vishay擁有專利的多陣列封裝(MAP)結(jié)構(gòu)通過使用位于封裝末端的金屬化層來提供外部連接使體積效率進一步改善。該結(jié)構(gòu)通過完全消除內(nèi)部陽極連接使電容元件尺寸在可用體積范圍內(nèi)實現(xiàn)最大化。為進一步說明體積效率的改善，請看圖6。從圖中可以明顯看出電容元件的體積增加了60%以上。這一增加可用于優(yōu)化器件，以增加容值和/或電壓、減小DCL以及提高可靠性。

圖6：Vishay擁有專利的多陣列封裝結(jié)構(gòu)。

Vishay MAP結(jié)構(gòu)的另一個好處是減小ESL。MAP結(jié)構(gòu)可通過消除環(huán)包的機械引線框架顯著減小既有電流回路的尺寸。通過使電流回路最小化，可顯著減小ESL。如圖7所示，與標準引線框架結(jié)構(gòu)相比，這一減小可達到30%之多。ESL的減小對應(yīng)于自諧振頻率的增加，這可擴大電容的工作頻率范圍。

圖7：Vishay的MAP結(jié)構(gòu)與標準引線框架結(jié)構(gòu)性能對比。

結(jié)束語

鉭電容技術(shù)的進步帶來了更低的ESR、更低的ESL和更小的尺寸。導(dǎo)電聚合物陰極系統(tǒng)所用工藝和材料的成熟帶來了穩(wěn)定、可再現(xiàn)的性能。封裝技術(shù)的改進帶來了更高的容值密度和ESL下降。這一切使鉭電容不再局限于傳統(tǒng)用途而被用于更多的設(shè)計。

這些改進結(jié)合起來使設(shè)計工程師能夠在低寄生效應(yīng)和更高封裝密度下獲得極大改善的電氣性能。