在FPGA開發(fā)板實現(xiàn)二-十進(jìn)制轉(zhuǎn)碼器設(shè)計

為了實現(xiàn)測量數(shù)據(jù)的實時顯示，電子測量系統(tǒng)常用到二-十進(jìn)制(BCD)轉(zhuǎn)碼器來完成數(shù)據(jù)的實時轉(zhuǎn)換。目前，電子系統(tǒng)中的二-十進(jìn)制(BCD)數(shù)制轉(zhuǎn)換有三類實現(xiàn)方法，一是采用軟件算法的實現(xiàn)方式，傳統(tǒng)的方法是用DAA調(diào)節(jié)指令實現(xiàn)，但效率較低；其次是純硬件運算實現(xiàn)方式，這種實現(xiàn)方式從數(shù)據(jù)轉(zhuǎn)換運算到硬件的直接映射，常采用邏輯運算和數(shù)據(jù)移位來實現(xiàn)數(shù)據(jù)轉(zhuǎn)換，轉(zhuǎn)換效率較高，但是在轉(zhuǎn)換數(shù)據(jù)位數(shù)較多時，運算量會顯著增加，硬件實現(xiàn)代價也較大；三是基于數(shù)據(jù)查找表LUT(Lookup Table)的實現(xiàn)方式。

本文提出了一個高效、易于重構(gòu)的二-十進(jìn)制(BCD)轉(zhuǎn)碼器設(shè)計方案，并在FPGA開發(fā)板上成功地進(jìn)行了設(shè)計驗證。

1 二-十進(jìn)制(BCD)碼的轉(zhuǎn)換算法

從以上的二-十進(jìn)制(BCD)碼變換算法中可以看到，二進(jìn)制數(shù)據(jù)的最低位b1不需要轉(zhuǎn)換而直接輸出，而且每個轉(zhuǎn)換運算單元的低3位輸出數(shù)據(jù)始終不會大于(4)D/(100)B，這樣就能夠保證最后得到的每一位BCD碼不會大于(9)D/(1001)B，從而得到BCD碼的正確轉(zhuǎn)換輸出。

2 二-十進(jìn)制（BCD）轉(zhuǎn)碼器的實現(xiàn)

2.1 二-十進(jìn)制（BCD）轉(zhuǎn)碼器的ASIC實現(xiàn)

首先，構(gòu)造出5 bit二進(jìn)制數(shù)的轉(zhuǎn)換單元，然后再以此轉(zhuǎn)換單元為基本單位擴(kuò)展成其他的多位二-十進(jìn)制(BCD)轉(zhuǎn)碼器，TI公司的SN74185A芯片就是這樣的一個5 bit數(shù)據(jù)轉(zhuǎn)換單元，用它實現(xiàn)的10 bit二-十進(jìn)制（BCD）碼轉(zhuǎn)換器如圖2所示。

圖2所示的轉(zhuǎn)碼器與圖1的結(jié)構(gòu)區(qū)別在于采用了5 bit的轉(zhuǎn)換單元而不是4 bit的基本單元（高3 bit轉(zhuǎn)換單元的最高位輸入接地），從而簡化了多位轉(zhuǎn)碼器的電路結(jié)構(gòu)。每個轉(zhuǎn)換單元（SN74185A）的6個輸出位權(quán)依次是（20、10、5、4、2、1），因此也保證了每個轉(zhuǎn)換運算單元的低3位輸出數(shù)據(jù)始終不會大于(4)D/(100)B，使最后得到的每位BCD碼都不會大于(9)D/(1001)B。使用時要求轉(zhuǎn)換單元(SN74185A)的無用輸入端作接地處理。假如需要轉(zhuǎn)換的10 bit數(shù)據(jù)是(1110011011)B，每個轉(zhuǎn)換模塊完成輸入二進(jìn)制數(shù)據(jù)的位權(quán)轉(zhuǎn)換，如圖2所示，經(jīng)過第一層數(shù)據(jù)轉(zhuǎn)換后得到(10101111011)，再依次經(jīng)過后面第2層至第4層的數(shù)據(jù)轉(zhuǎn)換，得到各層次相應(yīng)轉(zhuǎn)換輸出分別是：(10111000011)、(100011000011)、(0100100100011)，第4層的轉(zhuǎn)換輸出就是十進(jìn)制（BCD）碼：(0100100100011)BCD=(923)D。

2.2 基于FPGA的二-十進(jìn)制（BCD）轉(zhuǎn)碼器設(shè)計

在片上數(shù)字系統(tǒng)（SOPC）中實現(xiàn)二-十進(jìn)制（BCD）碼轉(zhuǎn)換器，如果直接依據(jù)圖2所示的結(jié)構(gòu)，使用SN74185A芯片的IP核（Quartus II工具提供）來實現(xiàn)轉(zhuǎn)碼器不但存在著2.1中所述的不足之處，而且還會面臨著更大的硬件資源浪費問題，這是由于FPGA中的邏輯單元（LEs）都是基于4輸入的數(shù)據(jù)查找表（LUT），如果要實現(xiàn)5輸入的轉(zhuǎn)換單元（SN74185A），就需要查找表級聯(lián)擴(kuò)展，從而會造成路徑延遲進(jìn)一步增大、邏輯單元利用率降低、硬件實現(xiàn)代價提高。

為了克服以上的轉(zhuǎn)碼器設(shè)計缺陷，針對FPGA的結(jié)構(gòu)特點，提出了以下設(shè)計思路：(1)以4 bit數(shù)據(jù)轉(zhuǎn)換作為基本的轉(zhuǎn)換單元來適應(yīng)FPGA結(jié)構(gòu)特點，而提高邏輯單元利用率，達(dá)到降低硬件代價的目的；(2)利用Verilog HDL層次化設(shè)計描述的靈活性，以4 bit數(shù)據(jù)轉(zhuǎn)換單元為最底層模塊，構(gòu)造出更大的5 bit和6 bit轉(zhuǎn)換單元（模塊）。這種設(shè)計方法為二-十進(jìn)制（BCD）轉(zhuǎn)碼器的構(gòu)建提供了4 bit、5 bit和6 bit三種不同大小的單元模塊，可使每一個轉(zhuǎn)換單元模塊的使用恰到好處（需要小模塊的地方就不會使用大模塊）。

2.2.1 二-十進(jìn)制（BCD）轉(zhuǎn)碼器單元模塊設(shè)計

采用上文所述基于FPGA的二-十進(jìn)制（BCD）轉(zhuǎn)碼器設(shè)計方案，關(guān)鍵在于要做好最底層模塊（4 bit轉(zhuǎn)碼模塊)的優(yōu)化設(shè)計，對4 bit轉(zhuǎn)碼模塊的不同Verilog HDL描述方式也會帶來不同的實現(xiàn)代價；本文使用結(jié)構(gòu)描述實現(xiàn)4 bit轉(zhuǎn)碼模塊（Bin2Bcd_4），再通過4 bit轉(zhuǎn)碼模塊層次實例化構(gòu)成5 bit轉(zhuǎn)碼模塊(Bin2Bcd_5)和6 bit轉(zhuǎn)碼模塊(Bin2Bcd_6)的設(shè)計，4 bit、5 bit和6 bit三種單元模塊的構(gòu)造示意圖如圖3所示。

2.2.2 基于混合模塊的二-十進(jìn)制（BCD）轉(zhuǎn)碼器設(shè)計

根據(jù)二-十進(jìn)制（BCD）轉(zhuǎn)碼算法，使用上文2.2.1中得到的4 bit、5 bit和6 bit三種二-十進(jìn)制轉(zhuǎn)碼單元模塊，構(gòu)造出7 bit、10 bit和12 bit二-十進(jìn)制（BCD）轉(zhuǎn)碼器結(jié)構(gòu)，如圖4所示，轉(zhuǎn)碼單元模塊的多余輸入端接地，多余輸出端懸空。

3 二-十進(jìn)制（BCD）轉(zhuǎn)碼器的設(shè)計驗證

本文使用Quartus II 6.0（Full Version）開發(fā)工具，對于圖4所示的3個混合模塊構(gòu)建的二-十進(jìn)制（BCD）轉(zhuǎn)碼器，在Altera公司的FPGA（Altera EP1K30QC208-2）芯片上分別進(jìn)行了設(shè)計驗證，驗證結(jié)果完全達(dá)到設(shè)計預(yù)期。其中12 bit二-十進(jìn)制（BCD）轉(zhuǎn)碼器的功能仿真和時序仿真結(jié)果如圖5所示。

在完全相同的軟硬件驗證環(huán)境下，把圖4所示的轉(zhuǎn)碼器設(shè)計和使用中規(guī)模集成電路IP核（SN74185A）實現(xiàn)的7 bit、10 bit和12 bit的轉(zhuǎn)碼器進(jìn)行了性能對比，驗證結(jié)果進(jìn)一步表明了這種采用混合模塊構(gòu)建二-十進(jìn)制（BCD）轉(zhuǎn)碼器的行之有效性；表1所示為采用這兩種構(gòu)建方法得到的7 bit、10 bit和12 bit轉(zhuǎn)碼器的驗證結(jié)果對比。

Altera EP1K30QC208-2（FPGA）芯片上的7 bit、10 bit和12 bit轉(zhuǎn)碼器設(shè)計驗證結(jié)果和使用IP核（SN74185A）實現(xiàn)的轉(zhuǎn)碼器驗證結(jié)果對比更加充分證明了這種設(shè)計思路的可行性；這種高效、易于重構(gòu)的二-十進(jìn)制（BCD）轉(zhuǎn)碼器設(shè)計為基于FPGA的片上數(shù)字測量系統(tǒng)實現(xiàn)做出了有意義的積極探索。