降低芯片設(shè)計成本的方法有哪些？

雖然EDA行業(yè)傾向于關(guān)注前沿設(shè)計，其中的設(shè)計成本只占產(chǎn)品總成本的一小部分，但由于電子行業(yè)的長尾效應(yīng)，沿著尾部走得越遠，設(shè)計成本占總成本的比例就越大。

許多這類設(shè)計傳統(tǒng)上都是使用標準元件(如微控制器)來構(gòu)建的，但隨著更多的復(fù)雜技術(shù)逐漸滲透到物聯(lián)網(wǎng)邊緣設(shè)備中，人們對計算能力的需求正在增加，超出了簡單微控制器所能提供的能力。

標準元件再無法提供可接受的解決方案，其原因五花八門，而且與日俱增。在許多情況下，設(shè)計需要自定義內(nèi)容以減少功耗。設(shè)計還需要更高水平的可靠性或額外的安全性，這些都超出了標準元件提供的能力。

如今，由于設(shè)計的經(jīng)濟性，這類元件大多數(shù)都未能制造出來。如果設(shè)計變得更廉價，整個半導(dǎo)體市場會增長多少?這并不意味著降低工具成本，而是意味著提高生產(chǎn)力，即便這意味著放棄其他東西——例如面積。

圖1：NRE(非重復(fù)性工程費用)對總成本的影響。(來源：DARPA CRAFT)

這個問題變得越來越重要，以至于美國國防部高級研究計劃局(DARPA)于2015年在“以更快的時間尺度實現(xiàn)電路(CRAFT)”的保護下啟動了幾個項目。他們的愿景是“大幅降低國防部使用使用尖端CMOS技術(shù)構(gòu)建定制IC的障礙，同時保持該技術(shù)承諾的在功率方面的高性能水平?！?/p>

目前，國防部的大部分技術(shù)都基于標準元件，再次指出，NRE的成本對于小體積元件而言實在是太高了。該項目著眼于像UC伯克利RISC-V中心的BOOM-2這樣的項目，將其作為概念的驗證。2014年，6名研究生用傳統(tǒng)EDA流程中沒有的語言和技術(shù)，在6個月內(nèi)完成了含有25M個晶體管的設(shè)計。

與此相比，有報道稱，英偉達最近的一塊芯片花費了8000名員工一年的時間進行設(shè)計。西門子Mentor旗下HLS集團工程總監(jiān)Bryan Bowyer指出：“沒有多少公司能負擔得起。即使對于大體積芯片而言，NRE成本對人們而言也都是無法控制的。壓力無處不在?！?/p>

減少非重復(fù)性工程費用(NRE)并不是什么新鮮事。Arm公司嵌入式和汽車業(yè)務(wù)戰(zhàn)略副總裁Tim Whitfield表示：“自從客戶擁有工具/無晶圓廠模型開始以來，我們一直在持續(xù)努力降低設(shè)計成本。從高級設(shè)計語言(Verilog / VHDL)和邏輯綜合開始，我們在提高設(shè)計質(zhì)量、提高生產(chǎn)率和最終降低成本方面取得了重大進展?！?/p>

我們還可以看看Arm和其他IP供應(yīng)商所帶來的巨大的生產(chǎn)力提升。這些成果讓我們走到了今天的位置，我們還需要走得更遠。

關(guān)注前沿

傳統(tǒng)上講，支持工具開發(fā)的是前沿設(shè)計。Cadence的產(chǎn)品管理總監(jiān)Dave Pursley表示：“盡管我們關(guān)注的是大客戶，但我們也有很多客戶在尋求成本更低、生產(chǎn)率更高的解決方案。他們承擔不起投入大量人力的代價，需要找到更好的辦法?！?/p>

Bowyer對此表示贊同，但他也表示，無論如何，這可能并不健全?！澳壳疤幱谇把氐墓救匀皇菍?a target="_blank">EDA工具影響最大的公司。這可能有點問題。我們通過接觸前沿公司來訓練我們的工具，然后讓行業(yè)的其他人使用這些工具。我們有機會改善這一流程。當你離開前沿的時候，對面積之類的壓力會小一些。花太多時間去優(yōu)化那些相對于NRE不需要花費太多成本的東西是沒有意義的。”

抽象(Abstraction)

抽象是一切改進的核心，這一點幾乎沒有異議。Pursley表示：“在硬件和軟件兩方面都提高抽象級別是有意義的。這樣，你編寫的代碼行數(shù)就會更少，這就意味著需要驗證的代碼更少了，而且你的代碼還可以跨代重用?！?/p>

但是，對于這個行業(yè)的很大一部分而言，抽象的采用已經(jīng)停滯不前。Whitfield承認：“雖然自動化和抽象水平明顯高于20年前，但復(fù)雜性的增長大大抵消了這些進步。在廉價設(shè)計和行業(yè)發(fā)展方向方面，人們似乎更加關(guān)注設(shè)計的高級抽象，但是如果我們能夠縮小設(shè)計描述、功能驗證，以及在芯片中實現(xiàn)的功能之間的差距，它有可能被更廣泛采用。”

高級綜合

一個引人注目的領(lǐng)域是高級綜合(HLS)。Bowyer指出：“HLS允許你抽象設(shè)計，這已成為許多公司使用的技術(shù)之一。我們還看到了人們對一種更容易重新配置的新IP的興趣。每個人都希望設(shè)計重用，但如果每次改版芯片或遷移到新的工藝節(jié)點時都需要重新調(diào)整IP，那么就會妨礙設(shè)計重用。HLS有機會，因為大多數(shù)人不想在總線接口上進行創(chuàng)新，所以，一個工具是否可以讓你僅僅通過一組接口連接若干IP，并對組件進行處理?”

大多數(shù)HLS采用者都在使用它來創(chuàng)建優(yōu)化的解決方案。Pursley補充說：“通過HLS，你可以創(chuàng)建多個實現(xiàn)，可以從一個描述中查看功率、性能和面積。因此，你可以獲得生產(chǎn)力，而且還可以從架構(gòu)探索中獲益?？偸怯屑僭O(shè)認為你會放棄一些東西，比如性能、功率或面積。面積直接等于成本。工具內(nèi)部的變化通常意味著你不必放棄任何PPA。你必須放棄的是你正在使用的方法。你確實放棄了一些控制權(quán)?！?/p>

有一些例子表明，HLS的使用已經(jīng)實現(xiàn)了一些非常快速的流片。Syntiant公司硬件副總裁David Garrett表示：“從規(guī)格書到流片，我們只花了四個月的時間。在設(shè)計周期的頭兩個月，我們使用高級綜合來生成每個區(qū)塊的多個實現(xiàn)，包括每個區(qū)塊的邏輯綜合的速度、面積和功率估計。這使我們能夠通過硬數(shù)據(jù)做出權(quán)衡決定來優(yōu)化SoC，然后再讓它通過RTL，來到GDS流程?！?/p>

改善流程(FLOW)

使用標準接口是越來越多的公司采用的一種技術(shù)。西門子Mentor事業(yè)部產(chǎn)品管理部門總監(jiān)Prashant Varshney解釋說：“人們傾向于開始轉(zhuǎn)向易于使用的界面，以便在更高層次上更容易做出改變。然后，工具和自動化的結(jié)合將是首選，這是我們所看到的新興市場，他們希望從高級抽象開始，讓工具自動完成任務(wù)，而不是在流程的每個階段都必須硬化IP?！?/p>

擁有一組固定接口的半柔性拼圖組件是業(yè)界越來越多采用的策略。Pursley指出：“為了使其完全即插即用，無論我做什么，我都能夠插入所有這些組件，你必須注意要讓設(shè)計對延遲不敏感，例如使用信號交換等方式。如果你愿意這樣做，而一些公司想要獲得生產(chǎn)率方面的收益，那么你就可以使用這種方法?！?/p>

然而，Pursley提醒說：“人們?nèi)匀幌胫?，如果不用信號交換，他們是否能消除三次翻轉(zhuǎn)?！?/p>

同樣，把精力集中在前沿領(lǐng)域可能會產(chǎn)生問題。Varshney補充說：“我們意識到，對前沿設(shè)計的培訓只會給你一個擴展功能集。雖然其中許多可能適用于其他設(shè)計，但你還需要更多東西。例如，180nm的設(shè)計僅使用三層進行布線，這是你在前沿應(yīng)用中永遠不會看到的。但是，這要求你以不同方式管理資源，像全局布線引擎這類東西必須用不同的方式進行調(diào)整。”

小體積芯片和前沿設(shè)計之間還有一個很大的區(qū)別。Varshney繼續(xù)說道：“當你擁有一位前沿客戶時，你便可以接近設(shè)計收斂，這會讓他們非常高興。他們讓人們坐在那里準備完成最后階段的任務(wù)。但當你和另一類客戶打交道時，他們只有一個人在做整個芯片。如果你有DRC或有違規(guī)之處，他們會認為這是工具中的錯誤。兩類客戶的期望非常不同。這為EDA工具的自動化帶來了額外的需求，其自動化程度要超過過去的水平。”

機器學習被認為是一種有助于彌合分歧的技術(shù)。Bowyer表示：“我們希望用戶能夠從所有的前沿設(shè)計中學習經(jīng)驗，并將其應(yīng)用到更小或更老的幾何圖形，或小體積設(shè)計中。如今，這是一個人工過程，機器學習可能會有所幫助——讓我們看看錯誤的工具或工具鏈的樣子，逐漸理解并解決它們。今天，預(yù)計在這條路上的每一個重要步驟中，都要有人去限制工具，去做出改變和調(diào)整。”

一些人已經(jīng)看到了機器學習的價值。Whitfield表示：“設(shè)計自動化過程中的機器學習將變得更加重要，Arm已經(jīng)在使用機器學習技術(shù)來加速其功能驗證。這些技術(shù)將有助于綜合和物理實現(xiàn)，并可能使自動布線達到最佳的PPA權(quán)衡?！?/p>

但一個障礙是，這妨礙了降低NRE成本。Pursley指出：“無論哪種類型的公司，都會盡其所能進行驗證。如果你能更快地進行驗證，那就再好不過，但這并不能降低成本。他們會盡其所能地花費，并希望能花得更多?？傆懈嗟氖虑橐?。它其實不是固定成本，但有點像。”

但是，HLS具有驗證優(yōu)勢。Pursley補充說：“驗證方面的變化是，你可以在更高的抽象層次上進行更多的驗證。HLS允許你使用C或SystemC進行更多的驗證。這就確保了你投入到系統(tǒng)其余部分的內(nèi)容是正確的。”

Chiplet

另一個有前途的方向是以chiplet的形式直接重用硬IP。Varshney表示：“如果你看一下通用IP，比如應(yīng)用處理器或微控制器，你會發(fā)現(xiàn)它們都是從架構(gòu)層面高度優(yōu)化的。它們的實現(xiàn)方式將工藝節(jié)點中的所有內(nèi)容都擠出來。所以，這些通用IP有硬化的空間，并且會有市場?！?/p>

現(xiàn)有的工藝節(jié)點中可能有許多優(yōu)化。Bowyer補充說：“我們拭目以待，看看該行業(yè)是否能在一個節(jié)點上停留足夠長的時間，讓投資變得物有所值。”

一些公司正在為此做準備。Helic公司營銷副總裁Magdy Abadir表示：“請考慮先進芯片封裝技術(shù)以及3D IC堆疊及其所有變體，如WOW，INFO等。這些技術(shù)的成本、尺寸和性能優(yōu)勢的關(guān)鍵促成因素，只有在能夠分析所有相互作用的金屬層、再分配層和緊密放置在一起的封裝結(jié)構(gòu)之間的電磁耦合的工具的幫助下才能實現(xiàn)?！?/p>

但是，人們也可以進行其他工藝優(yōu)化，特別是在考慮特定領(lǐng)域的應(yīng)用時。Abadir補充說：“大多數(shù)設(shè)計中都包括大型螺旋電感器。通過在密集布線區(qū)域和電容器組頂部移動這些大型電感器，可以實現(xiàn)顯著的面積縮減。此時需要工具來確保電感器和下面的其他結(jié)構(gòu)之間不會產(chǎn)生明顯的耦合?！?/p>

圖2：VCO折疊示例實現(xiàn)了顯著的面積縮減。(來源：Helic)

長尾會持續(xù)嗎?

DARPA承認，對于這個問題沒有簡單的解決方案，否則這些方案早就已經(jīng)實施了。然而，大學和工業(yè)項目已經(jīng)表明，使用不同的工具和方法，可以在合理的時間內(nèi)創(chuàng)建復(fù)雜的設(shè)計。

DARPA面臨的一大問題是，是否有足夠的資金來支持針對小體積產(chǎn)品的工具開發(fā)?！伴L期來看，會有足夠多的小型物聯(lián)網(wǎng)公司來維持這種局面嗎?”Bowyer問道，“對此我不確定，但今天的確有。小公司在機器學習和物聯(lián)網(wǎng)領(lǐng)域投入了大量資金。所以今天，支持他們的呼聲越來越高?！?/p>