0
  • 聊天消息
  • 系統(tǒng)消息
  • 評(píng)論與回復(fù)
登錄后你可以
  • 下載海量資料
  • 學(xué)習(xí)在線課程
  • 觀看技術(shù)視頻
  • 寫(xiě)文章/發(fā)帖/加入社區(qū)
會(huì)員中心
創(chuàng)作中心

完善資料讓更多小伙伴認(rèn)識(shí)你,還能領(lǐng)取20積分哦,立即完善>

3天內(nèi)不再提示

串并轉(zhuǎn)換的需求分析與頂層框架設(shè)計(jì)

電子硬件DIY視頻 ? 來(lái)源:電子硬件DIY視頻 ? 2019-11-19 07:05 ? 次閱讀

串并轉(zhuǎn)換是完成串行傳輸和并行傳輸這兩種傳輸方式之間轉(zhuǎn)換的技術(shù)。移位寄存器可以實(shí)現(xiàn)并行和串行輸入和輸出。 這些通常配置為“串行輸入,并行輸出”(SIPO)或“并行,串行輸出”(PISO)。

聲明:本文內(nèi)容及配圖由入駐作者撰寫(xiě)或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場(chǎng)。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問(wèn)題,請(qǐng)聯(lián)系本站處理。 舉報(bào)投訴
  • 寄存器
    +關(guān)注

    關(guān)注

    31

    文章

    5274

    瀏覽量

    119668
  • 串行
    +關(guān)注

    關(guān)注

    0

    文章

    237

    瀏覽量

    33747
  • 并行
    +關(guān)注

    關(guān)注

    0

    文章

    80

    瀏覽量

    18811
收藏 人收藏

    評(píng)論

    相關(guān)推薦

    LVDS并轉(zhuǎn)換與并轉(zhuǎn)換設(shè)計(jì)

    并轉(zhuǎn)換與并轉(zhuǎn)換是高速數(shù)據(jù)流處理的重要技巧之一。其實(shí)現(xiàn)方法多種多樣,根據(jù)數(shù)據(jù)的順序和數(shù)量的不同要求,可以選用移位寄存器、雙口RAM(Dual RAM)、SRAM、SDRAM或者FIF
    的頭像 發(fā)表于 11-05 11:11 ?1955次閱讀
    LVDS<b class='flag-5'>串</b><b class='flag-5'>并轉(zhuǎn)換</b>與并<b class='flag-5'>串</b><b class='flag-5'>轉(zhuǎn)換</b>設(shè)計(jì)

    FPGA設(shè)計(jì)思想與技巧之并轉(zhuǎn)換和流水線操作

    本帖最后由 jiuri1989 于 2012-2-10 11:42 編輯 本系列討論的四種常用FPGA/CPLD設(shè)計(jì)思想與技巧:乒乓操作、并轉(zhuǎn)換、流水線操作、數(shù)據(jù)接口同步化,都是FPGA
    發(fā)表于 02-10 11:40

    并轉(zhuǎn)換74hc164

    并轉(zhuǎn)換74hc164{:9:}
    發(fā)表于 10-12 14:20

    并轉(zhuǎn)換74hc164應(yīng)用實(shí)例

    并轉(zhuǎn)換74hc164應(yīng)用實(shí)例
    發(fā)表于 10-14 14:02

    1to8并轉(zhuǎn)換

    設(shè)計(jì)要求: (內(nèi)部提供50M時(shí)鐘)1.依據(jù)需求分析給出的要求,設(shè)計(jì)完成串口端(SCLK、DIO、CS)數(shù)據(jù)并轉(zhuǎn)換,并依據(jù)接收到的數(shù)據(jù)切換DIO信方向號(hào)。(當(dāng)DIO接收到讀指令時(shí),DI
    發(fā)表于 03-09 17:50

    請(qǐng)問(wèn)用labview怎樣實(shí)現(xiàn)信源的并轉(zhuǎn)換?

    有個(gè)題目是信源——并轉(zhuǎn)換——過(guò)采樣——脈沖成型——da轉(zhuǎn)換——低通濾波——傅立葉——相加
    發(fā)表于 06-18 20:46

    FPGA并轉(zhuǎn)換實(shí)現(xiàn)問(wèn)題

    各位大神是否能用400個(gè)以上I/O口的FPGA芯片,實(shí)現(xiàn)并轉(zhuǎn)換,一個(gè)串行RS232輸入,將輸入的50個(gè)字節(jié)的數(shù)據(jù)轉(zhuǎn)換控制 50個(gè)8位并行輸出。具體大概應(yīng)該怎么做
    發(fā)表于 07-08 17:19

    FPGA/并轉(zhuǎn)換的思想相關(guān)資料推薦

    (18)FPGA/并轉(zhuǎn)換的思想1.1 目錄1)目錄2)FPGA簡(jiǎn)介3)Verilog HDL簡(jiǎn)介4)FPGA/并轉(zhuǎn)換的思想5)結(jié)語(yǔ)1.2 FPGA簡(jiǎn)介FPGA(Field
    發(fā)表于 02-23 07:38

    并轉(zhuǎn)換VHDL代碼

    通過(guò)多通道-并轉(zhuǎn)換器將多個(gè)同步串行數(shù)據(jù)流轉(zhuǎn)換為并行數(shù)據(jù) xilinx提供 Synthesis  1. Launch synplify  2.
    發(fā)表于 05-20 11:30 ?515次下載

    84調(diào)制解調(diào)程序(包括并轉(zhuǎn)換,判決等等)

    84調(diào)制解調(diào)程序(包括并轉(zhuǎn)換,判決等等): fs=700000000;%樣頻率 f0=70000000;%載頻fd=5000000;n=400;a=[1 0 1 1 0 0 1 1 0 1 0 0 0 1 1 1 0 1 0 0];%//////////
    發(fā)表于 11-28 11:48 ?29次下載

    并轉(zhuǎn)換 通過(guò)多通道-并轉(zhuǎn)換器將多個(gè)同步串行數(shù)據(jù)流轉(zhuǎn)換為并

    并轉(zhuǎn)換 通過(guò)多通道-并轉(zhuǎn)換器將多個(gè)同步串行數(shù)據(jù)流轉(zhuǎn)換為并行數(shù)據(jù)(源代碼)   ** Filenames and Descri
    發(fā)表于 06-14 09:24 ?50次下載

    基于GIS的城鄉(xiāng)公交系統(tǒng)框架設(shè)計(jì)與實(shí)現(xiàn)

    本文在分析建立城鄉(xiāng)公交信息系統(tǒng)意義的基礎(chǔ)上,通過(guò)詳細(xì)調(diào)研城鄉(xiāng)公交工作需求,規(guī)劃和設(shè)計(jì)了基于GIS 的城鄉(xiāng)公交信息系統(tǒng)的框架設(shè)計(jì),功能結(jié)構(gòu),并根據(jù)系統(tǒng)功能需要,在簡(jiǎn)
    發(fā)表于 12-19 14:12 ?8次下載

    基于CPLD的并轉(zhuǎn)換和高速USB通信設(shè)計(jì)

    本內(nèi)容介紹了基于CPLD的并轉(zhuǎn)換和高速USB通信設(shè)計(jì)
    發(fā)表于 09-27 16:23 ?37次下載
    基于CPLD的<b class='flag-5'>串</b><b class='flag-5'>并轉(zhuǎn)換</b>和高速USB通信設(shè)計(jì)

    轉(zhuǎn)換并轉(zhuǎn)換

    轉(zhuǎn)換并轉(zhuǎn)換,有興趣的同學(xué)可以下載學(xué)習(xí)
    發(fā)表于 04-27 16:18 ?63次下載

    (18)FPGA/并轉(zhuǎn)換的思想

    (18)FPGA/并轉(zhuǎn)換的思想1.1 目錄1)目錄2)FPGA簡(jiǎn)介3)Verilog HDL簡(jiǎn)介4)FPGA/并轉(zhuǎn)換的思想5)結(jié)語(yǔ)1.2 FPGA簡(jiǎn)介FPGA(Field
    發(fā)表于 12-29 19:40 ?2次下載
    (18)FPGA<b class='flag-5'>串</b>/<b class='flag-5'>并轉(zhuǎn)換</b>的思想