D型觸發(fā)器電路真值表和計數(shù)器數(shù)的據(jù)鎖存器摘要

D型觸發(fā)器是一個改進的置位復(fù)位觸發(fā)器，增加了一個反相器，以防止S和R輸入處于相同的邏輯電平

基本SR NAND門雙穩(wěn)態(tài)電路的主要缺點是禁止SET =“0”和RESET =“0”的不確定輸入條件。

此狀態(tài)將強制兩個輸出都處于邏輯“1”，超越反饋鎖存動作，無論哪個輸入先進入邏輯電平“1”都將失去控制，而另一個仍處于邏輯“0”的輸入控制鎖存器的結(jié)果狀態(tài)。

但為了防止這種情況發(fā)生，可以在“SET”和“RESET”輸入之間連接一個反相器，以產(chǎn)生另一種稱為數(shù)據(jù)鎖存器的觸發(fā)器電路，延遲觸發(fā)器， D型雙穩(wěn)態(tài)， D型觸發(fā)器或只是一個D觸發(fā)器因為它通常被稱為。

D觸發(fā)器到目前為止最重要的時鐘觸發(fā)器，因為它確保輸入S和R永遠(yuǎn)不會同時等于1。 D型觸發(fā)器由門控SR觸發(fā)器構(gòu)成，在 S 和 R 輸入之間添加一個反相器，以允許單個 D （數(shù)據(jù)）輸入。

然后使用標(biāo)記為“D”的單個數(shù)據(jù)輸入代替“設(shè)置”信號，并使用變頻器生成互補的“復(fù)位”輸入從而從電平敏感的SR鎖存器產(chǎn)生電平敏感的D型觸發(fā)器，如現(xiàn)在S = D且R =非D，如圖所示。

D型觸發(fā)器電路

我們記得一個簡單的SR觸發(fā)器需要兩個輸入，一個用于“設(shè)置”輸出，一個用于“重置“輸出。通過將反相器（非門）連接到SR觸發(fā)器，我們可以僅使用一個輸入“設(shè)置”和“重置”觸發(fā)器，因為現(xiàn)在兩個輸入信號是彼此的互補。當(dāng)兩個輸入均為低電平時，此補碼可避免 SR 鎖存器中固有的模糊性，因為該狀態(tài)不再可能。

因此，此單個輸入稱為“DATA”輸入。如果該數(shù)據(jù)輸入保持為高電平，則觸發(fā)器將為“設(shè)置”，當(dāng)觸發(fā)器為低電平時，觸發(fā)器將改變并變?yōu)椤皬?fù)位”。然而，這將是毫無意義的，因為觸發(fā)器的輸出將始終在應(yīng)用于該數(shù)據(jù)輸入的每個脈沖上改變。

為了避免這種情況，稱為“CLOCK”或“ENABLE”輸入的附加輸入是用于在存儲所需數(shù)據(jù)之后將數(shù)據(jù)輸入與觸發(fā)器的鎖存電路隔離。結(jié)果是，當(dāng)時鐘輸入有效時， D 輸入條件僅復(fù)制到輸出 Q 。然后，這形成了另一個稱為D觸發(fā)器的順序器件的基礎(chǔ)。

“D觸發(fā)器”將存儲和輸出應(yīng)用于其數(shù)據(jù)終端的任何邏輯電平。因為時鐘輸入為高電平。一旦時鐘輸入變?yōu)榈碗娖?，觸發(fā)器的“置位”和“復(fù)位”輸入都保持在邏輯電平“1”，因此它不會改變狀態(tài)并在時鐘轉(zhuǎn)換發(fā)生之前存儲其輸出上存在的任何數(shù)據(jù)。換句話說，輸出被“鎖存”在邏輯“0”或邏輯“1”。

D型觸發(fā)器的真值表

注意：↓和↑表示時鐘脈沖的方向，因為假設(shè)D型觸發(fā)器是邊沿觸發(fā)的

主從D觸發(fā)器

基本的D型觸發(fā)器可以通過在其輸出上添加第二個SR觸發(fā)器來進一步改進，該觸發(fā)器在互補時鐘信號上激活，以產(chǎn)生“主從式D型觸發(fā)器“。在第一級時鐘信號的前沿（低電平到高電平），“主機”鎖存輸入條件 D ，同時輸出級被禁用。

在時鐘信號的后沿（從高到低），第二個“從”級現(xiàn)在被激活，鎖存到第一個主電路的輸出。然后輸出級似乎在時鐘脈沖的下降沿觸發(fā)。 “主從式D型觸發(fā)器”可以通過將兩個具有相反時鐘相位的鎖存器級聯(lián)在一起構(gòu)成，如圖所示。

主從式D觸發(fā)器電路

我們可以從上面看到，在時鐘脈沖的前沿，主觸發(fā)器將從數(shù)據(jù)加載數(shù)據(jù)D 輸入，因此主機為“ON”。利用時鐘脈沖的后沿，從觸發(fā)器正在加載數(shù)據(jù)，即從器件為“ON”。然后總會有一個觸發(fā)器“ON”而另一個“OFF”，但主機和從機從不同時“ON”。因此，輸出 Q 僅在一個完整脈沖（即0-1-0）應(yīng)用于時鐘輸入時才獲取 D 的值。

TTL和CMOS封裝中有許多不同的D觸發(fā)器IC，更常見的是74LS74，它是一個雙D觸發(fā)器IC，在單個芯片中包含兩個獨立的D型雙穩(wěn)態(tài)，可實現(xiàn)單個或主控-slave切換人字拖鞋。其他D觸發(fā)器IC包括具有直接清零輸入的74LS174 HEX D觸發(fā)器，具有互補輸出的74LS175 Quad D觸發(fā)器和包含8個D型觸發(fā)器的74LS273 Octal D型觸發(fā)器，具有清晰輸入單個封裝。

74LS74雙D型觸發(fā)器

其他流行的D型觸發(fā)器IC

D型觸發(fā)器的一個主要用途是作為分頻器。如果D型觸發(fā)器上的 Q 輸出直接連接到 D 輸入，使器件閉環(huán)“反饋”，則連續(xù)的時鐘脈沖將使雙穩(wěn)態(tài)“ “每兩個時鐘周期切換一次。使用D型觸發(fā)器進行頻率分頻離子

在計數(shù)器教程中，我們看到數(shù)據(jù)鎖存器如何用作”二進制分頻器“或”分頻器“來制作“2分頻”計數(shù)器電路，即輸出具有時鐘脈沖頻率的一半。通過在D型觸發(fā)器周圍放置反饋回路，可以構(gòu)造另一種類型的觸發(fā)器電路，稱為型觸發(fā)器或更常見的是T型雙穩(wěn)態(tài)，可以使用作為二進制計數(shù)器中的二分頻電路，如下所示。

除以2計數(shù)器

從上面的頻率波形可以看出，通過“反饋” Q 的輸出到輸入端 D ，輸出脈沖 Q 的頻率恰好是輸入時鐘頻率的一半（?/ 2 ），（? IN ）。換句話說，電路產(chǎn)生分頻，因為它現(xiàn)在每兩個時鐘周期將輸入頻率除以因子2（倍頻程）為 Q = 1 。

D觸發(fā)器作為數(shù)據(jù)鎖存器

除了分頻之外，D觸發(fā)器的另一個有用的應(yīng)用是數(shù)據(jù)鎖存器。數(shù)據(jù)鎖存器可以用作保持或記住其數(shù)據(jù)輸入上存在的數(shù)據(jù)的器件，從而有點像單個位存儲器器件，而TTL 74LS74或CMOS 4042等IC則以Quad格式提供。目的。通過將四個 1位數(shù)據(jù)鎖存器連接在一起，使其所有時鐘輸入連接在一起并同時“時鐘控制”，可以制作一個簡單的“4位”數(shù)據(jù)鎖存器，如圖所示下面。

4位數(shù)據(jù)鎖存器

透明數(shù)據(jù)鎖存器

數(shù)據(jù)鎖存器是電子和計算機電路中非常有用的設(shè)備。它們可以設(shè)計為在兩個輸出 Q 時具有非常高的輸出阻抗，并且其反向或補償輸出 Q 可以減少用作緩沖器時對連接電路的阻抗影響， I / O端口，雙向總線驅(qū)動器甚至是顯示驅(qū)動器。

但單個“1位”數(shù)據(jù)鎖存器本身并不實用，而商用IC則包含4個， 8個，10個，16個甚至32個單獨數(shù)據(jù)鎖存到一個IC封裝中，一個這樣的IC器件是74LS373八通道D型透明鎖存器。

74LS373的8個獨立數(shù)據(jù)鎖存器或雙穩(wěn)態(tài)器件是“透明”D型觸發(fā)器，意味著當(dāng)時鐘（CLK）輸入在邏輯電平“1”為高電平時（但也可能為低電平有效）， Q 處的輸出跟隨數(shù)據(jù) D 輸入。

在此配置中，鎖存器被稱為“打開”，而 D 輸入到 Q 輸出似乎是“透明的當(dāng)數(shù)據(jù)無阻礙地流過它時，因此名稱為透明鎖存器。

當(dāng)時鐘信號在邏輯電平“0”為低電平時，鎖存器“關(guān)閉”，輸出在 Q 被鎖存在時鐘信號改變之前存在的數(shù)據(jù)的最后一個值，并且不再響應(yīng) D 而改變。

8位數(shù)據(jù)鎖存器

74LS373八進制透明鎖存器的功能圖

D型觸發(fā)器摘要

數(shù)據(jù)或D型觸發(fā)器可以使用一對背靠背SR鎖存器構(gòu)建，并在 S 和 R之間連接一個逆變器（NOT Gate） 輸入以允許單個 D （數(shù)據(jù)）輸入。通過在其輸出上添加第二個SR觸發(fā)器，可以進一步改善基本的 D 觸發(fā)器電路，該觸發(fā)器在互補時鐘信號上激活，以產(chǎn)生“主 - 從D觸發(fā)器”器件。

D型鎖存器和D型觸發(fā)器之間的區(qū)別在于鎖存器沒有時鐘信號來改變狀態(tài)，而觸發(fā)器總是這樣。 D觸發(fā)器是邊沿觸發(fā)器件，它在時鐘上升沿或下降沿將輸入數(shù)據(jù)傳輸?shù)?Q 。數(shù)據(jù)鎖存器是電平敏感設(shè)備，例如數(shù)據(jù)鎖存器和透明鎖存器。

在下一個關(guān)于順序邏輯電路的教程中，我們將研究將數(shù)據(jù)鎖存器連接在一起以產(chǎn)生另一種類型的順序邏輯電路，稱為移位寄存器，用于將并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)，反之亦然。