如何減少PCB設(shè)計錯誤提高自己的設(shè)計效率

電路板設(shè)計是一項非常耗時且耗時的任務(wù)，任何問題都需要工程師在逐個組件的基礎(chǔ)上檢查整個設(shè)計。可以說電路板的設(shè)計要求與芯片設(shè)計一樣好。

典型的電路板設(shè)計流程包括以下步驟：

前三個步驟占用的時間最多，因為原理圖檢查是一個手動過程。想象一下?lián)碛?000個或更多連接的SoC板。手動檢查每個連接是一項繁瑣的工作。實際上，幾乎不可能檢查每個連接，這可能導(dǎo)致最終板中出現(xiàn)問題，例如錯誤連接，浮動節(jié)點等。

原理圖捕獲階段通常面臨以下類型的問題：

下劃線錯誤：例如APLLVDD和APLL_VDD

案例問題：例如VDDE和vdde

拼寫錯誤

信號短路問題

還有更多......

為了避免這些錯誤，應(yīng)該有一種方法可以在幾秒鐘內(nèi)檢查完整的原理圖。該方法可以通過原理圖仿真實現(xiàn)，這在當(dāng)前的電路板設(shè)計流程中很少見。原理圖模擬允許您在所需節(jié)點上查看最終輸出，因此它會自動檢查所有連接問題。

以下內(nèi)容由項目示例解釋?？紤]一個典型的電路板框圖：

在復(fù)雜的電路板設(shè)計中，數(shù)字連接可以達(dá)到數(shù)千個，很少有變化可能會浪費大量時間進(jìn)行檢查。

原理圖仿真不僅可以節(jié)省設(shè)計時間，還可以提高電路板質(zhì)量并提高整體工藝效率。

典型的待測設(shè)備（DUT）具有以下信號：

經(jīng)過一些預(yù)調(diào)整后，被測設(shè)備會有各種信號并且存在用于信號調(diào)整的各種模塊，例如電壓調(diào)節(jié)器，運算放大器等?？紤]一個由電壓調(diào)節(jié)器獲得的電源信號的示例：

按順序為了驗證連接并執(zhí)行整體檢查，使用了原理圖模擬。原理圖仿真包括原理圖創(chuàng)建，測試平臺創(chuàng)建和仿真。

在測試平臺創(chuàng)建過程中，激勵信號被發(fā)送到必要的輸入，然后輸出是在感興趣的信號點觀察到。

上述過程可以通過將探針連接到要觀察的節(jié)點來實現(xiàn)。節(jié)點電壓和波形可以指示原理圖中是否存在錯誤。所有信號連接都會自動檢查。

讓我們來看一下在上面的圖片中，檢測到的節(jié)點和電壓清晰可見：

所以在幫助下在模擬中，我們可以直接觀察結(jié)果并確認(rèn)PCB板的原理圖是正確的。此外，可以通過仔細(xì)調(diào)整刺激信號或元件值來進(jìn)行設(shè)計變更的調(diào)查。因此，原理圖仿真可以節(jié)省電路板設(shè)計和檢查人員的大量時間，并增加設(shè)計正確性的可能性。