FinFET技術(shù)未來有怎樣的發(fā)展的前景

FinFET技術(shù)是電子行業(yè)的下一代前沿技術(shù)，是一種全新的新型的多門3D晶體管。和傳統(tǒng)的平面型晶體管相比，F(xiàn)inFET器件可以提供更顯著的功耗和性能上的優(yōu)勢。英特爾已經(jīng)在22nm上使用了稱為“三柵”的FinFET技術(shù)，同時許多晶圓廠也正在準(zhǔn)備16納米或14納米的FinFET工藝。雖然該技術(shù)具有巨大的優(yōu)勢，但也帶來了一些新的設(shè)計挑戰(zhàn)，它的成功，將需要大量的研發(fā)和整個半導(dǎo)體設(shè)計生態(tài)系統(tǒng)的深層次合作。

和其他新技術(shù)一樣，F(xiàn)inFET器件設(shè)計也提出了一些挑戰(zhàn)，特別是對于定制/模擬設(shè)計。一個挑戰(zhàn)被稱為“寬度量化”，它是因為FinFET元件最好是作為常規(guī)結(jié)構(gòu)放置在一個網(wǎng)格。標(biāo)準(zhǔn)單元設(shè)計人員可以更改的平面晶體管的寬度，但不能改變鰭的高度或?qū)挾鹊模宰詈玫姆绞絹硖岣唑?qū)動器的強(qiáng)度是增加鰭的個數(shù)。增加的個數(shù)必須為整數(shù)， 你不能添加四分之三的鰭。

三維預(yù)示著更多的電阻的數(shù)目（R）和電容（C）的寄生效應(yīng)，所以提取和建模也相應(yīng)困難很多。設(shè)計者不能再只是為晶體管的長度和寬度建模，晶體管內(nèi)的Rs和Cs，包括本地互連，鰭和柵級，對晶體管的行為建模都是至關(guān)重要的。還有一個問題是層上的電阻。 20納米的工藝在金屬1層下增加了一個局部互連，其電阻率分布是不均勻的，并且依賴于通孔被放置的位置。另外，上層金屬層和下層金屬層的電阻率差異可能會達(dá)到百倍數(shù)量級。

還有一些挑戰(zhàn)，不是來自于FinFET自身，而是來至于16nm及14nm上更小的幾何尺寸。一個是雙重圖形，這個是20nm及以下工藝上為了正確光蝕/刻蝕必須要有的技術(shù)。比起單次掩模，它需要額外的mask，并且需要把圖形分解，標(biāo)上不同的顏色，并且實現(xiàn)在不同的mask上。布局依賴效應(yīng)（LDE）的發(fā)生是因為當(dāng)器件放置在靠近其他單元或者器件時，其時序和功耗將會受影響。還有一個挑戰(zhàn)就是電遷移變得更加的顯著，當(dāng)隨著幾何尺寸的縮小。

如前所述，上述問題將影響影響定制/模擬設(shè)計。如果數(shù)字設(shè)計工程師能夠利用自動化的，支持FinFET器件的工具和支持FinFET的單元庫，他或她將發(fā)現(xiàn)，其工作上最大的變化將是單元庫：更好的功耗和性能特性！但是，數(shù)字設(shè)計工程師也會發(fā)現(xiàn)新的和更復(fù)雜的設(shè)計規(guī)則，雙圖形著色的要求，和更加嚴(yán)格的單元和pin位置的限制。最后，有些SoC設(shè)計人員還會被要求來設(shè)計和驗證上百萬門級別的芯片。設(shè)計師將需要在更高的抽象層次上工作和大量重復(fù)使用一些硅IP.

EDA產(chǎn)業(yè)在研發(fā)上花費了大量的錢，以解決高級節(jié)點上設(shè)計的挑戰(zhàn)。事實上，我們預(yù)期，EDA行業(yè)為了20納米，16納米和14納米的總研發(fā)費用可能會達(dá)到十二億美金到十六億美金。從FinFET器件的角度來看，例如，提取工具必須得到提高，以便能處理Rs和Cs從而更好預(yù)測晶體管的性能。這些Rs和Cs不能等待芯片成型后分析，他們需要在設(shè)計周期的早期進(jìn)行，所以電路工程師和版圖工程師不得不工作得更加緊密，這也是方法學(xué)上很大的一個變化。

來源：朗銳智科