驗(yàn)證SoC功能、時(shí)序和功耗的最快解決方案

片上系統(tǒng) (SoC) 集成支持半導(dǎo)體行業(yè)的成功，以繼續(xù)實(shí)現(xiàn)其更好、更小和更快芯片的目標(biāo)。多種工具用于電子系統(tǒng)的設(shè)計(jì)和驗(yàn)證。驗(yàn)證是最重要的方面之一，因?yàn)樗C明了設(shè)計(jì)的功能正確性。使用 FPGA 來驗(yàn)證 SoC 設(shè)計(jì)是一種強(qiáng)大的工具，并且正在成為半導(dǎo)體設(shè)計(jì)中非常重要的一部分。

傳統(tǒng)方法不足以完全驗(yàn)證系統(tǒng)。進(jìn)行動(dòng)態(tài)時(shí)序分析是有充分理由的。EDA 供應(yīng)商為基本仿真提供了充分支持低密度設(shè)備的解決方案。這些工具的功能不夠強(qiáng)大，無法達(dá)到當(dāng)今設(shè)計(jì)人員所需的程度來進(jìn)行調(diào)試和驗(yàn)證，以滿足在大型 FPGA 中有效地滿足進(jìn)度和調(diào)試的激烈競(jìng)爭(zhēng)。

一些架構(gòu)探索工具通過重用系統(tǒng)模型來測(cè)試基于實(shí)時(shí)和現(xiàn)實(shí)工作負(fù)載的時(shí)序、功率和功能，從而解決了與驗(yàn)證相關(guān)的問題。它們解決了當(dāng)前驗(yàn)證解決方案中的眾多缺點(diǎn)。我們將討論解決每個(gè)特定問題以及如何解決每個(gè)問題。

當(dāng)前 SoC 驗(yàn)證背后的問題

隨著 SoC 尺寸和復(fù)雜性的增加，對(duì)更有效的驗(yàn)證工具的需求不斷增長。過度競(jìng)爭(zhēng)正在縮短上市時(shí)間。這使得設(shè)計(jì)人員很難在硬件中使用傳統(tǒng)的實(shí)現(xiàn)和測(cè)試設(shè)計(jì)方法。

功能仿真僅測(cè)試 RTL 設(shè)計(jì)的功能能力。他們本質(zhì)上所做的是發(fā)送一組通用輸入，然后他們測(cè)試這些場(chǎng)景并確定它是否有效。它無法為系統(tǒng)其余部分的工作負(fù)載提供時(shí)間、功耗和響應(yīng)。

靜態(tài)分析無法找到動(dòng)態(tài)運(yùn)行設(shè)計(jì)時(shí)可以看到的問題。時(shí)序分析方法也有各種缺點(diǎn)。在實(shí)際系統(tǒng)中，動(dòng)態(tài)因素會(huì)導(dǎo)致 SoC 發(fā)生時(shí)序違規(guī)。它可以告訴用戶設(shè)計(jì)是否可以滿足設(shè)置以及是否滿足應(yīng)用的時(shí)序約束。一個(gè)例子是對(duì)時(shí)間敏感的網(wǎng)絡(luò)路由器的設(shè)計(jì)，其中必須注意指定可以使用時(shí)隙的優(yōu)先級(jí)。還必須注意使優(yōu)先級(jí)數(shù)據(jù)包不使用分配給另一個(gè)時(shí)隙的資源。例如，控制數(shù)據(jù)幀的優(yōu)先級(jí)為 3。在當(dāng)前時(shí)隙中，A 類數(shù)據(jù)包開始使用資源。在傳輸 A 類幀時(shí)，下一個(gè)時(shí)隙開始，在這個(gè)新時(shí)隙內(nèi)調(diào)度的數(shù)據(jù)包（控制數(shù)據(jù)幀）必須等到當(dāng)前傳輸完成。靜態(tài)分析工具永遠(yuǎn)無法發(fā)現(xiàn)這個(gè)問題。類似地，通過網(wǎng)絡(luò)中的公共交叉開關(guān)進(jìn)行數(shù)據(jù)包路由，數(shù)據(jù)包最終可能會(huì)被丟棄。所以應(yīng)該有適當(dāng)?shù)牧髁靠刂茩C(jī)制。靜態(tài)時(shí)序分析將無法發(fā)現(xiàn)這個(gè)問題。

另一種驗(yàn)證方法是系統(tǒng)內(nèi)測(cè)試。如果設(shè)計(jì)在板上工作并通過了測(cè)試套件，那么它就可以發(fā)布了。但是一些時(shí)間違規(guī)等問題可能不會(huì)立即出現(xiàn)，到那時(shí)，設(shè)計(jì)已經(jīng)在客戶手中。

使用架構(gòu)模擬器獲得準(zhǔn)確性

為了描述這個(gè)新的系統(tǒng)驗(yàn)證解決方案，我們使用了 Mirabilis Design 的名為 VisualSim Architect 的商業(yè)架構(gòu)模擬器。架構(gòu)模擬器傳統(tǒng)上用于系統(tǒng)規(guī)范驗(yàn)證、權(quán)衡和架構(gòu)覆蓋。新趨勢(shì)是通過將這些模擬器與 FPGA 板和仿真器集成來擴(kuò)展這些模擬器的作用。SystemC 和 Verilog 模擬器提供了類似的方法，但它們的系統(tǒng)模型要么過于詳細(xì)，要么過于抽象。它們無法以能夠進(jìn)行大規(guī)模測(cè)試的模擬性能準(zhǔn)確捕捉系統(tǒng)場(chǎng)景。

邏輯功能或 IP 被視為圖形架構(gòu)模型中的一個(gè)塊。大多數(shù)架構(gòu)模擬器都有一個(gè)多樣化的組件庫，涵蓋了在 RTL 中實(shí)現(xiàn)的 ASIC 設(shè)計(jì)塊。該環(huán)境允許捕獲整個(gè)體系結(jié)構(gòu)，從而允許用戶查看整個(gè)系統(tǒng)在做什么。該系統(tǒng)可以只是在一個(gè)芯片或完整的盒子或網(wǎng)絡(luò)內(nèi)部。該架構(gòu)包含有助于生成緩沖區(qū)占用、時(shí)序或功耗的必要細(xì)節(jié)。它還提供了有關(guān)在設(shè)計(jì)中更換模塊后整個(gè)系統(tǒng)的響應(yīng)的信息。例如，如果內(nèi)存塊被仿真器或 FPGA 取代，那么對(duì)系統(tǒng)的其余部分會(huì)有什么影響？

滿足時(shí)間期限對(duì)于任何設(shè)計(jì)的成功都是至關(guān)重要的。例如，一個(gè)模塊預(yù)計(jì)在 20 μs 內(nèi)完成其仿真，但據(jù)觀察需要 20 ms 的時(shí)間。結(jié)果，系統(tǒng)的其余部分受到影響。這些細(xì)節(jié)被捕獲，用戶可以了解 FPGA 上每個(gè)實(shí)現(xiàn)的時(shí)序，相對(duì)于系統(tǒng)的其余部分。未能滿足時(shí)間期限也可能導(dǎo)致無法在其產(chǎn)品環(huán)境中使用所需的測(cè)試。

第二個(gè)有趣的特性是減少了使用測(cè)試芯片測(cè)試每個(gè)塊或 IP 的成本和時(shí)間。一個(gè)測(cè)試芯片可能需要 200,000 美元的 NRE，大約 200 到 300 美元的封裝和其他支持活動(dòng)，以及 6 到 9 個(gè)月的測(cè)試。使用 VisualSim，用戶可以加載特定 IP 塊的 RTL，用該特定 FPGA 塊替換當(dāng)前架構(gòu)塊。C++ API 連接到特定的 FPGA 模塊。這有助于用戶保持相同的架構(gòu)環(huán)境并概覽芯片或整個(gè)系統(tǒng)的活動(dòng)。它包括性能、時(shí)間和延遲。

放在 FPGA 上的 IP 最終會(huì)進(jìn)入產(chǎn)品。這表明用戶將在真實(shí)架構(gòu)的上下文中測(cè)試 IP。它驗(yàn)證 IP 是否將在系統(tǒng)中工作。此外，還會(huì)產(chǎn)生性能或功耗等附加信息。因此，它不僅限于驗(yàn)證單個(gè) IP，而是驗(yàn)證整個(gè) SoC，IP 位于該塊或 FPGA 中。

解決您的難題的解決方案

大多數(shù)工程師都有令人信服的理由拒絕進(jìn)行時(shí)序仿真。一些主要問題是：

• 這很耗時(shí)。時(shí)間是任何設(shè)計(jì)成功的最關(guān)鍵因素之一。如果您從頭開始構(gòu)建時(shí)序模型，則非常耗時(shí)。但這里的想法是在 VisualSim 環(huán)境中重用架構(gòu)模型。它有兩個(gè)目的。可以通過更高的準(zhǔn)確性和對(duì)現(xiàn)有、內(nèi)部或購買的 IP 的更好評(píng)估來增強(qiáng)架構(gòu)模型。這也有助于對(duì)代碼可用的 IP 進(jìn)行時(shí)序分析，這就是為什么花費(fèi)的時(shí)間非常短的原因。
• 需要大量?jī)?nèi)存和處理器能力才能進(jìn)行驗(yàn)證。設(shè)計(jì)師更喜歡基于組件的仿真，而不是大型設(shè)計(jì)的仿真。引入分而治之是因?yàn)閱蝹€(gè) FPGA 板只能運(yùn)行一小塊芯片。一個(gè)大型設(shè)計(jì)的仿真將消耗大量處理器功率、內(nèi)存和 FPGA 容量。例如，要模擬一個(gè)完整的 SoC，用戶可能需要 2,000 個(gè) FPGA。將這么多 FPGA 放在一塊板上并運(yùn)行它非常困難。因此，分而治之的概念受到了大多數(shù)設(shè)計(jì)師的歡迎，他們希望每個(gè)部件在組裝后都能正常工作。當(dāng)前的工具還有許多對(duì)驗(yàn)證無用的底層細(xì)節(jié)，這會(huì)減慢整個(gè)設(shè)計(jì)的仿真速度。其次，“保持層次結(jié)構(gòu)”解決方案允許設(shè)計(jì)保持其層次結(jié)構(gòu)，即使它經(jīng)歷了實(shí)現(xiàn)。它占據(jù)了處理器的每個(gè)部分，例如，并形成層次結(jié)構(gòu)。但是大多數(shù)當(dāng)前的工具都提供了一到兩級(jí)的層次結(jié)構(gòu)。
  VisualSim 等架構(gòu)建模環(huán)境可以對(duì)整個(gè) SoC 或電路板進(jìn)行建模。該環(huán)境測(cè)試所有功能并在很短的時(shí)間（一兩個(gè)小時(shí)）內(nèi)完成，原因是它抽象了時(shí)鐘和信號(hào)并重用了架構(gòu)塊，這使得模擬速度更快。FPGA 板只需要包含要測(cè)試的特定 IP。此外，模擬器每秒運(yùn)行 8000 萬個(gè)事件，整個(gè) SoC 每秒運(yùn)行超過 40,000 條指令（不是周期）。此外，它可以在普通的 Linux 服務(wù)器上運(yùn)行。因此，可以通過使用現(xiàn)成的系統(tǒng)將成本保持在較低水平。它還創(chuàng)建了 30 到 40 個(gè)層次結(jié)構(gòu)。每個(gè)分層組件都可以是可重用的組件。該模型是由這些小的分層組件構(gòu)建的。

• 無法從功能仿真中重用測(cè)試臺(tái)。必須創(chuàng)建新的測(cè)試平臺(tái)。環(huán)境正在重用架構(gòu)模型。架構(gòu)模型在同一模型中具有時(shí)序、功能和功率。它具有所有必需的統(tǒng)計(jì)信息，例如延遲、吞吐量、功耗、效率、服務(wù)效用、波形等。由于它具有所有詳細(xì)信息，因此可以輕松地在時(shí)序和功能上重復(fù)使用它。
• 調(diào)試設(shè)計(jì)原來是一件苦差事，因?yàn)檎麄€(gè)網(wǎng)表都是扁平的，無法及時(shí)找出問題。環(huán)境有助于調(diào)試工作。它在測(cè)試環(huán)境方面提供了很多探針。此外，架構(gòu)模型可用作比較 FPGA 板的輸出的參考。因此，查看哪個(gè)序列有錯(cuò)誤變得容易得多。因此可以縮小錯(cuò)誤范圍。
• 時(shí)序仿真顯示了最壞情況的數(shù)字。該設(shè)計(jì)有足夠的松弛度，無需擔(dān)心。諸如 VisualSim 之類的商業(yè)工具運(yùn)行周期精確的模擬，已被證明可以以 90% 至 95% 的精度獲得時(shí)序，并以 85% 至 98% 的精度獲得功率。因此，即使是極高的吞吐量和時(shí)間期限設(shè)計(jì)也可以進(jìn)行準(zhǔn)確測(cè)試。
• 并非所有子模塊都在同一站點(diǎn)編碼。沒有辦法將在每個(gè)站點(diǎn)編碼的部分分開，因?yàn)檫@些部分的設(shè)計(jì)者將更好地理解設(shè)計(jì)以驗(yàn)證它。整個(gè)架構(gòu)都在 VisualSim 中捕獲。每個(gè)遠(yuǎn)程團(tuán)隊(duì)都可以用 VisualSim 中的完整系統(tǒng)模型替換他們的設(shè)計(jì)。這樣，每個(gè)團(tuán)隊(duì)都可以獨(dú)立測(cè)試，多個(gè)團(tuán)隊(duì)也可以聯(lián)合測(cè)試。

一些突出的好處：

• 降低測(cè)試成本和時(shí)間
• 多級(jí)層次結(jié)構(gòu)
• 重用架構(gòu)模型
• 可以對(duì)整個(gè) SoC 或電路板進(jìn)行建模
• 獨(dú)立測(cè)試
• 幫助調(diào)試工作

展望前景

重用架構(gòu)模型可以節(jié)省大量時(shí)間。基于組件的仿真現(xiàn)在是一個(gè)古老的概念。在很短的時(shí)間內(nèi)驗(yàn)證整個(gè) SoC 可以節(jié)省時(shí)間和成本。像 VisualSim 這樣的工具可以捕獲整個(gè)架構(gòu)，允許用戶查看整個(gè)系統(tǒng)在做什么。性能、時(shí)序和延遲等附加信息可以讓用戶了解最終設(shè)計(jì)將如何工作。完成的模擬非?？?，可能需要一到兩個(gè)小時(shí)的時(shí)間，而傳統(tǒng)方法可能需要數(shù)天才能驗(yàn)證。

審核編輯：劉清