單片機(jī)硬件參數(shù)設(shè)計(jì)解析

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　　隨著單片機(jī)的頻率和集成度、單位面積的功率及數(shù)字信號(hào)速度的不斷提高，而信號(hào)的幅度卻不斷降低，原先設(shè)計(jì)好的、使用很穩(wěn)定的單片機(jī)系統(tǒng)，現(xiàn)在可能出現(xiàn)莫名其妙的錯(cuò)誤，分析原因，又找不出問(wèn)題所在。另外，由于市場(chǎng)的需求，產(chǎn)品需要采用高速單片機(jī)來(lái)實(shí)現(xiàn)，設(shè)計(jì)人員如何快速掌握高速設(shè)計(jì)呢?

　　硬件設(shè)計(jì)包括邏輯設(shè)計(jì)和可靠性的設(shè)計(jì)。邏輯設(shè)計(jì)實(shí)現(xiàn)功能。硬件設(shè)計(jì)工程師可以直接通過(guò)驗(yàn)證功能是否實(shí)現(xiàn)，來(lái)判定是否滿足需求。這方面的資料相當(dāng)多，這里就不敘述了。硬件可靠性設(shè)計(jì)，主要表現(xiàn)在電氣、熱等關(guān)鍵參數(shù)上。我將這些歸納為特性阻抗、SI、PI、EMC、熱設(shè)計(jì)等5個(gè)部分。

　　1 特性阻抗

　　近年來(lái)，在數(shù)字信號(hào)速度日漸增快的情況下，在印制板的布線時(shí)，還應(yīng)考慮電磁波和有關(guān)方波傳播的問(wèn)題。這樣，原來(lái)簡(jiǎn)單的導(dǎo)線，逐漸轉(zhuǎn)變成高頻與高速類(lèi)的復(fù)雜傳輸線了。

　　在高頻情況下，印制板(PCB)上傳輸信號(hào)的銅導(dǎo)線可被視為由一連串等效電阻及一并聯(lián)電感所組合而成的傳導(dǎo)線路，如圖1所示。只考慮雜散分布的串聯(lián)電感和并聯(lián)電容的效應(yīng)，會(huì)得到以下公式：

　　式中Z0即特性阻抗，單位為Ω。

　　PCB的特性阻抗Z0與PCB設(shè)計(jì)中布局和走線方式密切相關(guān)。影響PCB走線特性阻抗的因素主要有：銅線的寬度和厚度、介質(zhì)的介電常數(shù)和厚度、焊盤(pán)的厚度、地線的路徑、周邊的走線等。

　　在PCB的特性阻抗設(shè)計(jì)中，微帶線結(jié)構(gòu)是最受歡迎的，因而得到最廣泛的推廣與應(yīng)用。最常使用的微帶線結(jié)構(gòu)有4種：表面微帶線(surface microstrip)、嵌入式微帶線(embedded microstrip)、帶狀線(stripline)、雙帶線(dual-stripline)。下面只說(shuō)明表面微帶線結(jié)構(gòu)，其它幾種可參考相關(guān)資料。表面微帶線模型結(jié)構(gòu)如圖2所示。

　　Z0的計(jì)算公式如下：

　　對(duì)于差分信號(hào)，其特性阻抗Zdiff修正公式如下：

　　公式中：

　　——PCB基材的介電常數(shù);

　　b——PCB傳輸導(dǎo)線線寬;

　　d1——PCB傳輸導(dǎo)線線厚;

　　d2——PCB介質(zhì)層厚度;

　　D——差分線對(duì)線邊沿之間的線距。

　　從公式中可以看出，特性阻抗主要由、b、d1、d2決定。通過(guò)控制以上4個(gè)參數(shù)，可以得到相應(yīng)的特性阻抗。

　　2 信號(hào)完整性(SI)

　　SI是指信號(hào)在電路中以正確的時(shí)序和電壓作出響應(yīng)的能力。如果電路中的信號(hào)能夠以要求的時(shí)序、持續(xù)時(shí)間和電壓幅度到達(dá)IC，則該電路具有較好的信號(hào)完整性。反之，當(dāng)信號(hào)不能正常響應(yīng)時(shí)，就出現(xiàn)了信號(hào)完整性問(wèn)題。從廣義上講，信號(hào)完整性問(wèn)題主要表現(xiàn)為5個(gè)方面：延遲、反射、串?dāng)_、同步切換噪聲和電磁兼容性。

　　延遲是指信號(hào)在PCB板的導(dǎo)線上以有限的速度傳輸，信號(hào)從發(fā)送端發(fā)出到達(dá)接收端，其間存在一個(gè)傳輸延遲。信號(hào)的延遲會(huì)對(duì)系統(tǒng)的時(shí)序產(chǎn)生影響。在高速數(shù)字系統(tǒng)中，傳輸延遲主要取決于導(dǎo)線的長(zhǎng)度和導(dǎo)線周?chē)橘|(zhì)的介電常數(shù)。

　　當(dāng)PCB板上導(dǎo)線(高速數(shù)字系統(tǒng)中稱(chēng)為傳輸線)的特征阻抗與負(fù)載阻抗不匹配時(shí)，信號(hào)到達(dá)接收端后有一部分能量將沿著傳輸線反射回去，使信號(hào)波形發(fā)生畸變，甚至出現(xiàn)信號(hào)的過(guò)沖和下沖。如果信號(hào)在傳輸線上來(lái)回反射，就會(huì)產(chǎn)生振鈴和環(huán)繞振蕩。

　　由于PCB板上的任何兩個(gè)器件或?qū)Ь€之間都存在互容和互感，因此，當(dāng)一個(gè)器件或一根導(dǎo)線上的信號(hào)發(fā)生變化時(shí)，其變化會(huì)通過(guò)互容和互感影響其它器件或?qū)Ь€，即串?dāng)_。串?dāng)_的強(qiáng)度取決于器件及導(dǎo)線的幾何尺寸和相互距離。

　　信號(hào)質(zhì)量表現(xiàn)為幾個(gè)方面。對(duì)于大家熟知的頻率、周期、占空比、過(guò)沖、振鈴、上升時(shí)間、下降時(shí)間等，在此就不作詳細(xì)介紹了。下面主要介紹幾個(gè)重要概念。

　?、俑唠娖綍r(shí)間(high time)，指在一個(gè)正脈沖中高于Vih_min部分的時(shí)間。

　　②低電平時(shí)間(low time)，指在一個(gè)負(fù)脈沖中低于Vil_max部分的時(shí)間，如圖3所示。

　　③建立時(shí)間(setup time)，指一個(gè)輸入信號(hào)(input signal)在參考信號(hào)(reference signal)到達(dá)指定的轉(zhuǎn)換前必須保持穩(wěn)定的最短時(shí)間。

　?、鼙３謺r(shí)間(hold time)，是數(shù)據(jù)在參考引腳經(jīng)過(guò)指定的轉(zhuǎn)換后，必須穩(wěn)定的最短時(shí)間，如圖4所示。

　?、萁r(shí)間裕量(setup argin)，指所設(shè)計(jì)系統(tǒng)的建立時(shí)間與接收端芯片所要求的最小建立時(shí)間的差值。

　　⑥保持時(shí)間裕量(hold argin)，指所設(shè)計(jì)系統(tǒng)的保持時(shí)間與接收端芯片所要求的最小保持時(shí)間之間的差值。

　?、?a href="http://srfitnesspt.com/tags/時(shí)鐘/" target="_blank">時(shí)鐘偏移(clock skew)，指不同的接收設(shè)備接收到同一時(shí)鐘驅(qū)動(dòng)輸出之間的時(shí)間差。

　　⑧Tco(time clock to output，時(shí)鐘延遲)，是一個(gè)定義包括一切設(shè)備延遲的參數(shù)，即Tco=內(nèi)部邏輯延遲 (internal logic delay) + 緩沖器延遲(buffer delay)。

　?、嶙畲蠼?jīng)歷時(shí)間(Tflightmax)，即final switch delay，指在上升沿，到達(dá)高閾值電壓的時(shí)間，并保持高電平之上，減去驅(qū)動(dòng)所需的緩沖延遲。

　　⑩最小經(jīng)歷時(shí)間(Tflightmin)，即first settle delay，指在上升沿，到達(dá)低閾值電壓的時(shí)間，減去驅(qū)動(dòng)所需的緩沖延遲。

　　時(shí)鐘抖動(dòng)(clock jitter)，是由每個(gè)時(shí)鐘周期之間不穩(wěn)定性抖動(dòng)而引起的。一般由于PLL在時(shí)鐘驅(qū)動(dòng)時(shí)的不穩(wěn)定性引起，同時(shí)，時(shí)鐘抖動(dòng)引起了有效時(shí)鐘周期的減小。

　　串?dāng)_(crosstalk)。鄰近的兩根信號(hào)線，當(dāng)其中的一根信號(hào)線上的電流變化時(shí)(稱(chēng)為aggressor，攻擊者)，由于感應(yīng)電流的影響，另外一根信號(hào)線上的電流也將引起變化(稱(chēng)為victim，受害者)。