二次Bootloader的原理 - DSP二次Bootloader實現

　　由上述分析可知，DSP用戶程序的并行加載過程是由DSP內固化的Bootloader實現的。由于5509A的PGE封裝只有14根地址線，最多只能訪問到16K×16bit地址空間。對于超過16KB的用戶代碼，Bootloader將不能加載全部的引導表文件。

　　二次Bootloader的原理是由用戶自行編寫一個代碼長度小于16KB的引導程序(以下簡稱 uboot)，其功能與DSP內固化的Bootloader相同，用于加載最終的用戶代碼。BootLoader就是在操作系統(tǒng)內核運行之前運行的一段小程序。通過這段小程序，我們可以初始化硬件設備、建立內存空間映射圖，從而將系統(tǒng)的軟硬件環(huán)境帶到一個合適狀態(tài)，以便為最終調用操作系統(tǒng)內核準備好正確的環(huán)境。在嵌入式系統(tǒng)中，通常并沒有像BIOS那樣的固件程序(注，有的嵌入式CPU也會內嵌一段短小的啟動程序)，因此整個系統(tǒng)的加載啟動任務就完全由BootLoader來完成。比如在一個基于ARM7TDMI core的嵌入式系統(tǒng)中，系統(tǒng)在上電或復位時通常都從地址0x00000000處開始執(zhí)行，而在這個地址處安排的通常就是系統(tǒng)的BootLoader程序。

　　2.1 DSP與Flash及CPLD的硬件接口

　　本文采用AMD的 Am29LV800作為DSP的外部存儲器擴展。Am29LV800按8位方式訪問，容量為1M字;按16位方式訪問，容量為512K字。DSP外圍電路邏輯譯碼及Flash高位地址線模擬由CPLD實現。Xilinx公司的XC9572XL是一款高性能的CPLD芯片，最高主頻可達178MHz，包含了72個宏單元，1600個可用門電路，其TQFP封裝有72個可用I/O引腳[7]。圖1是5509A與CPLD及Flash之間的硬件接口設計原理圖。

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　　如圖1所示，5509A的地址線A[13：1]與Flash的地址線A[12：0]，A0未用。Flash存儲器被映射到DSP的CE1空間，由片選線CE1經CPLD譯碼后選通。其中DSP的地址線A13和A與CPLD接口，用于換頁寄存器FPR的模擬。

　　2.2 CPLD譯碼VHDL程序設計

　　目前DSP系統(tǒng)主頻越來越高，運算速度越來越快，利用小規(guī)模邏輯器件譯碼的方式已不能滿足DSP系統(tǒng)性能的需求。CPLD是一種用戶根據各自需要而自行構造邏輯功能的數字集成電路。其基本設計方法是借助集成開發(fā)軟件平臺，用原理圖、硬件描述語言等方法，生成相應的目標文件，通過下載電纜(“在系統(tǒng)”編程)將代碼傳送到目標芯片中，實現設計的數字系統(tǒng)。

　　本文利用CPLD的快速邏輯譯碼功能，模擬了一個FPR寄存器來控制Flash的高位地址線。VHDL語言源程序如下：

　　begin

　　fce <=ce1;

　　foe <=aoe;

　　fwe <=awe;

　　h_addr <=a13;

　　l_addr <=a3&a2&a1;

　　datain <=d5&d4&d3&d2&d1&d0;

　　facs <=′1′ when h_addr=′1′

　　and ce2=′0′ and l_addr='000'

　　else ′0′; --CE2 0x400000

　　FPR：process(facs，awe，reset)

　　begin

　　if reset=′0′ then

　　fa<=″000000″;

　　else if reset=′1′ then

　　if awe′event and awe=′1′ then

　　if facs=′1′ then

　　fa<=datain(5 downto 0);

　　end if;

　　end if;

　　end if;

　　end process;

　　dataout<=fa when aoe=′0′ and facs=′1′

　　else ″ZZZZZZ″;

　　d5 <=dataout(5);

　　d4 <=dataout(4);

　　d3 <=dataout(3);

　　d2 <=dataout(2);

　　d1 <=dataout(1);

　　d0 <=dataout(0);

　　fa18 <=fa(18);

　　fa17 <=fa(17);

　　fa16 <=fa(16);

　　fa15 <=fa(15);

　　fa14 <=fa(14);

　　fa13 <=fa(13);

　　end behaviour;