Layerscape架構(gòu)方框圖詳述 - Layerscape架構(gòu)：深入理解下一代QorIQ LS系列SoC

　　Layerscape架構(gòu)可以擴(kuò)充DPAA，在ISO網(wǎng)絡(luò)模型的獨(dú)立層中單獨(dú)地適當(dāng)加速，這取決特定的芯片。有些芯片（例如）可以處理軟件壓縮，而其他芯片擁有專(zhuān)用的硬件加速器。無(wú)論采用哪種方式，功能對(duì)程序員都是透明的，這讓一個(gè)芯片的實(shí)施切換到另一個(gè)芯片的實(shí)施變得簡(jiǎn)單直接，無(wú)需修改代碼。結(jié)構(gòu)化編程接口會(huì)包含壓縮（在這個(gè)例子中），這樣代碼既不會(huì)調(diào)用它，也不會(huì)被它所調(diào)用，需要了解壓縮實(shí)際上是如何應(yīng)用的。再次重申，提取可以保存效率與性能，也可以保持開(kāi)發(fā)人員的理智。

　　在QorIQ LS系列中，每一個(gè)通信處理器按照邏輯方式劃分為三層，如圖1所示。通用處理層（GPPL）、加速包處理層（APPL）和快遞包（express packet）輸入/輸出層（EPIL）分別粗略地代表了標(biāo)準(zhǔn)ISO模型的高、中和低層。無(wú)論芯片是否采用物理方式進(jìn)行如此劃分無(wú)關(guān)緊要；程序員認(rèn)同這種方式，這與單個(gè)芯片如何進(jìn)行分配無(wú)關(guān)。

　　在最底層，快遞包I/O層（圖1，褐色部分）提供支持L2+轉(zhuǎn)換功能的所有網(wǎng)絡(luò)接口之間真正具有決定性的線速性能，并且包含芯片的網(wǎng)絡(luò)數(shù)據(jù)報(bào)接口（例如Ethernet、Interlaken、Serial RapidIO?、HiGig和PCI Express?）。重要但不相關(guān)的接口（例如USB或者SATA）將不會(huì)屬于這個(gè)接口層的組成部分，但會(huì)成為芯片“系統(tǒng)接口”模塊的一部分，如圖左側(cè)所示（圖1）。盡管?chē)?yán)格來(lái)說(shuō)，PCI Express并不是網(wǎng)絡(luò)接口，它通常用作為堆棧中刀片之間的接口，因此也包括在此處。

　　中間層（圖1藍(lán)色顯示區(qū)塊）包含芯片的包處理元素，它們或者是硬接線加速器、可編程引擎或者二者的組合。APPL可以通過(guò)傳統(tǒng)順序、同步、完整運(yùn)行的模型提供客戶(hù)定義的、自主和附加值功能，通過(guò)嵌入式C語(yǔ)言結(jié)構(gòu)化編程實(shí)現(xiàn)完全可編程。再次重申，這些元素可以通過(guò)定義明確的接口與通用處理器進(jìn)行通信，采用保留極具價(jià)值的開(kāi)發(fā)人員代碼的方式，提取它們（和處理器的）執(zhí)行的詳細(xì)信息。

　　通用式處理器（圖1，綠色顯示區(qū)塊）顯而易見(jiàn)是屬于通用性質(zhì)，并且面向用戶(hù)/開(kāi)發(fā)人員免費(fèi)提供，用于他們的操作系統(tǒng)、應(yīng)用、高水平代碼和其他附加值、功能。與Layerscape架構(gòu)的提取、效率和硬件獨(dú)立性的價(jià)值保持一致，這一層可以同時(shí)支持Power Architecture和ARM內(nèi)核。一個(gè)人人皆知的事實(shí)是，Power Architecture技術(shù)通常采用二進(jìn)位字節(jié)順序，而ARM技術(shù)通常屬于小端字節(jié)順序，然而Layerscape架構(gòu)可以輕松地支持這兩種技術(shù)。

　　顯而易見(jiàn)，模塊化硬件架構(gòu)適用于眾多不同的芯片配置，而且是橫跨平臺(tái)配置一致化軟件的單一架構(gòu)。模塊化和靈活的硬件框架包括獨(dú)立可擴(kuò)展的層次，可以實(shí)現(xiàn)QorIQ產(chǎn)品組合的性能和電源效率最大化。如上所述，這些配置甚至包括不同指令集系列的通用型處理器，因此允許開(kāi)發(fā)人員充分利用不同的代碼庫(kù)。Layerscape架構(gòu)的模塊性向上升級(jí)和向下降級(jí)——有時(shí)是在相同的物理套接字內(nèi)——同時(shí)可以保留客戶(hù)的代碼。

　　例如，一次極為基礎(chǔ)的芯片實(shí)現(xiàn)可能只包括低水平接口（例如以太網(wǎng)）和高水平通用式處理器（即ARM或者Power Architecture內(nèi)核），之間沒(méi)有任何中介加速器。在這種情況下，EPIL層會(huì)對(duì)幀隊(duì)列執(zhí)行包解析、分類(lèi)和分配（不會(huì)顯示）。然后通用式CPU（或者可能為多個(gè)CPU）會(huì)消耗隊(duì)列的這些數(shù)據(jù)包。

　　在多個(gè)以太網(wǎng)端口內(nèi)擴(kuò)展這一理念，利用Layerscape架構(gòu)內(nèi)置“鏈路聚合”（link aggregation）功能，同樣的芯片可以作為第2層交換機(jī)。預(yù)分配容量更加充分的芯片可能在中間APPL包括硬件，以便實(shí)現(xiàn)顆粒度級(jí)的數(shù)據(jù)包分類(lèi)、IPsec、SSL、LRO/TSO和其他高級(jí)聯(lián)機(jī)卸載。與此類(lèi)似，低水平EPIL可能會(huì)識(shí)別確定的數(shù)據(jù)包類(lèi)型，并且直接將它們傳送至中間APPL的相關(guān)加速器，完全繞開(kāi)通用式處理器。

　　該解決方案的基礎(chǔ)在于其軟件允許程序員快速且輕松地利用架構(gòu)的能力。這款解決方案首先從優(yōu)化的網(wǎng)絡(luò)庫(kù)入手，實(shí)現(xiàn)硬件加速功能（例如IPSec、深度包檢測(cè)、IP轉(zhuǎn)發(fā)、NAT/FW等），允許嵌入式開(kāi)發(fā)人員專(zhuān)注于增值軟件的開(kāi)發(fā)，而無(wú)需進(jìn)行性能調(diào)優(yōu)。定義清晰的數(shù)據(jù)路徑和控制API都是許多網(wǎng)絡(luò)應(yīng)用的標(biāo)準(zhǔn)配置，可以采用命令性C語(yǔ)言編程模型針對(duì)定制化應(yīng)用輕松實(shí)現(xiàn)擴(kuò)展。除此之外，軟件框架可以提供標(biāo)準(zhǔn)服務(wù)（例如調(diào)試和配置、資源管理、虛擬化和初始化），以便確保易用性。最后，可以提供關(guān)鍵應(yīng)用（例如軟件定義網(wǎng)絡(luò)、有線傳輸和回程、TCP終止和路由選擇）的參考實(shí)現(xiàn)，這不僅可以降低您的研發(fā)投資成本，而且還能夠加速上市時(shí)間。

　　總結(jié)

　　Layerscape架構(gòu)將如今性能最強(qiáng)的通信處理器與全世界都在采用的相似的模塊化、高水平編程模型相互結(jié)合。這無(wú)需硬件工程設(shè)計(jì)的高等級(jí)別，便可輕松獲得高級(jí)通信引擎。更加重要的是，它不需要重新學(xué)習(xí)每個(gè)芯片實(shí)現(xiàn)的詳細(xì)細(xì)節(jié)，可以作一代QorIQ LS系列器件由其后繼產(chǎn)品直接取代。界限分明和定義清晰的編程模型可以在芯片之間、代代之間保存下來(lái)，這是基于開(kāi)發(fā)人員的工作構(gòu)建形成，而非將其視為硬件實(shí)現(xiàn)變更任務(wù)棄之不用。簡(jiǎn)而言之，Layerscape架構(gòu)將開(kāi)發(fā)團(tuán)隊(duì)最為重要和最具價(jià)值的方面保留了下來(lái)：即它獨(dú)具特色的軟件。再次重申，適當(dāng)?shù)挠布攀轻尫跑浖摿Φ年P(guān)鍵所在。

——本文選自電子發(fā)燒友網(wǎng)12月《處理器與DSP特刊》“透視新設(shè)計(jì)欄目”，轉(zhuǎn)載請(qǐng)注明出處，違者必究！