基于Verilog HDL的CMOS圖像敏感器驅(qū)動電路設(shè)計(jì)

摘要：介紹一種用于衛(wèi)星姿態(tài)測量的CMOS圖像敏感器--STAR250的時序驅(qū)動信號，并使用Verilog HDL語言設(shè)計(jì)驅(qū)動時序電路。經(jīng)布線、仿真、測試后驗(yàn)證了驅(qū)動信號的正確性。

關(guān)鍵詞： Verilog HDL STAR250 CMOS 圖像敏感器

CMOS圖像敏感器是近年來興起的一類固態(tài)圖像傳感器。CMOS圖像敏感器具有低成本、低功耗(是CCD耗的1/1000~1/100)、簡單的數(shù)字接口、隨機(jī)訪問、運(yùn)行簡易(單一的CMOS兼容電池供給)、高速率(可大于1000幀／秒)、體積小以及通過片上信號處理電路可以實(shí)現(xiàn)智能處理功能等特點(diǎn)而得到廣泛應(yīng)用。有些CMOS圖像敏感器具有標(biāo)準(zhǔn)的I2C總線接口，可方便應(yīng)用到系統(tǒng)中。有些沒有這類總線接口電路的專用CMOS圖像敏感器需要增加外部驅(qū)動電路。由于CMOS敏感器的驅(qū)動信號絕大部分是數(shù)字信號，因此可采用FPCA通過Verilog HDL語言編程產(chǎn)生驅(qū)動時序信號。Verilog HDL語言是IEEE標(biāo)準(zhǔn)的用于邏輯設(shè)計(jì)的硬件描述語言，具有廣泛的邏輯綜合工具支持，簡潔易于理解。本文就STAR250這款CMOS圖像敏感器，給出使用Verilog HDL語言設(shè)計(jì)的邏輯驅(qū)動電路和仿真結(jié)果。

1 CMOS圖像敏感器STAR250

STAR250是一款專為衛(wèi)星天文導(dǎo)航的星跟蹤器（tracker）設(shè)計(jì)的CMOS圖像敏感器。由于太空中含有大量輻射，芯片中加入了抗輻射電路以提高空間應(yīng)用的可靠性。STAR250的技術(shù)指標(biāo)如下：

(1)0．5μm CMOS工藝；

(2)512x512分辨率，像素大小25μmx25μm；

(3)每個像素4個光敏二極管，提高M(jìn)TF(幅值轉(zhuǎn)換功能)和減少PRNU(非均一化光響應(yīng))；

(4)抗輻射設(shè)計(jì)；

(5)片上雙采樣電路抵消FPN(固定模式噪聲)；

(6)電子快門：

(7)最大30幀／秒；

(8)可以取子窗口；

(9)片上10位ADC；

(10)陶瓷JLCC-84針封裝。

STAR250是有源像素的線掃描CMOS圖像敏感器。所有像素的輸出都連接到列總線，并且在列總線上每例都有一個列放大器。使用二次采樣技術(shù)，控制列放大器可以從讀出信號中減去光敏單元上一次采集殘留的電荷。片上ADC獨(dú)立于敏感器，可以使用也可以通過軟件關(guān)閉，而用外部的ADC。STAR250為了應(yīng)用方便有多種讀出數(shù)據(jù)的方法(窗口方式、電子快門等)，不同的讀出方式有不同的時序要求。

傳統(tǒng)的計(jì)算機(jī)或打印機(jī)的圖像座標(biāo)系定義左上角為原點(diǎn)(0，0)，在STAR250中定義右上角為原點(diǎn)(0，0)，如圖1。這樣敏感器輸出數(shù)字信號后能夠方便地轉(zhuǎn)換為計(jì)算機(jī)格式的圖像，方便后續(xù)的處理。窗口掃描方式是從上向下、從左向右一個像素一個像素地掃描。

圖3

2 STAR250時序信號

STAR250通過兩個步驟完成圖像的采集。第一步是逐行掃描RESET像素。行內(nèi)像素RESET后，本行自上一次RESET或讀出后積累的所有光敏電荷被排空。從RESET行像素開始新的曝光周期。第二步是本次曝光周期數(shù)據(jù)讀出。以電壓的形式讀出，然后經(jīng)過ADC轉(zhuǎn)換為數(shù)字量。由于電荷采用排出式讀取，CMOS圖像敏感器的像素讀出不可恢復(fù)，讀取過程也相當(dāng)于RESET像素，所以CMOS敏感器行RESET的速度與讀取速度一樣。

STAR250通過三個指針標(biāo)定整個圖像地址：Yrd當(dāng)前掃描行，Yrst當(dāng)前RESET行，Yrd當(dāng)前讀出像素。這三個指針都有相應(yīng)的移位寄存器，通過設(shè)置這三個寄存器的初始值可以調(diào)整采集窗口的大小和位置。圖像采集的流程圖如圖2。每秒鐘的圖像幀數(shù)通過設(shè)置Yrd和Yrst進(jìn)行控制，曝光周期也由這兩個量控制。這個時間量可以用空間距離(行距)表示，定義DelayLines=︱Yrst-Yrd+︱。由于每一行的RESET和讀取時間是固定的，所以DelayLines如果固定那么幀率也就固定了。將DelayLines轉(zhuǎn)換成像素的有效積分時間(曝光時間)，是將Delay-Lines乘以讀取一行像素所用的時間。讀取一行像素所用的時間由四部分組成：(1)行中有效像素的個數(shù)(由行的長度定義)；(2)讀取一個像素所用的時間；(3)像素累積電荷轉(zhuǎn)換為數(shù)字量的時間；(4)選擇新一行所用的時間。例如在主時鐘頻率為12MHz時，像素的輸出頻率為主時鐘的二分頻6MHz，因此一行像素所需要的時間為512×1/6MHz=85．3μs。再加上換行所需時間，一行像素的讀取時間大約90μs左右。因此可以根據(jù)這個時間設(shè)置DelayLines來控制曝光時間。

3 Verilog HDL驅(qū)動時序設(shè)計(jì)

經(jīng)過以上分析可知，CMOS圖像敏感器采集時可以分為RESET過程和采集過程。時間上兩個過程是獨(dú)立的，如圖3。但在FPGA內(nèi)部處理這兩部分的電路物理上是同時存在，因此必須將相應(yīng)的信號通過置標(biāo)志位的方法置為有效或無效。

STAR250所需數(shù)字驅(qū)動信號共28個，其中SELECT信號在正常使用時，直接接PCB板的Vcc。因此需FPGA控制的驅(qū)動信號有27個。根據(jù)采集過程可以把信號劃分為列放大器信號，包括CAL、Reset、Lr、S、R、LdY。這6個信號在每一行的初始化部分都要用到，因此可以編寫到一個模塊(ColControl)中；模式信號(PaternCtrl)模塊用來設(shè)置CMOS敏感器的工作模式及初始地址，包括G0、G1、Bitlnvert和Addr[8：0]共12個信號。其中G0、G1用來設(shè)計(jì)輸出的放大倍數(shù)，BitInvert用于將輸出取反，Addr[8：0]則設(shè)置采集的起始地址；行讀出信號控制模塊(YlCtrl)產(chǎn)生行讀出地址的同步信號SyncYl及時鐘驅(qū)動信號ClkYl；行RESET信號控制模塊(YrCtrl)產(chǎn)生行RE-SET地址的同步信號SyncYr及時鐘驅(qū)動信號ClkYr；像素控制模塊(RowCtrl)產(chǎn)生行內(nèi)像素初始地址的裝載信號LdX及同步信號SyncX；行內(nèi)時鐘信號模塊(RowClk)產(chǎn)生列內(nèi)像素的時鐘驅(qū)動CLKX、ADC驅(qū)動時鐘信號CLkAdc及輸出三態(tài)控制信號TriAdc。系統(tǒng)的輸入信號為主時鐘CLK、EosX行內(nèi)像素結(jié)尾信號、EosYl幀內(nèi)行結(jié)尾信號、EosYr幀內(nèi)RESET行結(jié)尾信號、芯片的RESET信號。經(jīng)過這樣劃分后的模塊化Verilog程序就比較易寫了。經(jīng)過頂層模塊綜合生成的網(wǎng)表如圖4。布線仿真時序圖如圖5，其中時鐘信號過于密集變成黑色帶狀，同樣輸出時鐘CIkX及ClkAdc也是黑色帶狀。在時序上ClkX與ClkAdc是反相關(guān)系，在TriAdc保持低電平時輸出有效。所設(shè)計(jì)的驅(qū)動信號仿真波形與理論波形十分符合。這樣就完成了STAR250的時序驅(qū)動電路設(shè)計(jì)。

使用Verilog語言設(shè)計(jì)時序邏輯具有很高的效率。結(jié)合CMOS敏感器特性可以方便地開發(fā)出驅(qū)動時序電路。但必須對CMOS圖像敏感器的信號分析準(zhǔn)確，正確分離那些獨(dú)立的信號和共用的信號，用時序邏輯設(shè)計(jì)驅(qū)動信號，用組合邏輯實(shí)現(xiàn)不同采集過程時間上的分離。布線延遲是必須考慮的，采用流水線技術(shù)可以預(yù)測延遲，保證信號的正確性。雖然文中并未給出像素ADC輸出的存儲電路，但實(shí)際上直接使用TriAdc信號作為SRAM的片選，ClaAdc的低電平作為寫信號，SRAM的地址在ClkAdc的上升沿增加、下降沿寫入。這樣就可以完成圖像數(shù)據(jù)的存儲。以上Verilog程序在FLEXl0kl0上布線實(shí)現(xiàn)。經(jīng)示波器觀察邏輯正確，CMOS敏感器正常工作。

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Verilog_HDL教程

Verilog_HDL教程,又需要的朋友下來看看

2016-05-11 17:30:15

Verilog+HDL實(shí)用教程-電科

Verilog+HDL實(shí)用教程-電科，下來看看。

2016-05-11 17:30:15

_Verilog_HDL的基本語法

Verilog_HDL語言的學(xué)習(xí)，為FPGA編程打下堅(jiān)實(shí)的基礎(chǔ)

2016-05-19 16:40:52

Verilog HDL應(yīng)用程序設(shè)計(jì)實(shí)例精講

Verilog HDL應(yīng)用程序設(shè)計(jì)實(shí)例精講

2016-05-20 11:16:35

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Verilog HDL 華為入門教程

Verilog HDL 華為入門教程

2016-06-03 16:57:53

Verilog HDL入門教程

本文主要介紹了Verilog HDL 語言的一些基本知識，目的是使初學(xué)者能夠迅速掌握HDL設(shè)計(jì)方法，初步了解并掌握Verilog HDL語言的基本要素，能夠讀懂簡單的設(shè)計(jì)代碼并能夠進(jìn)行一些簡單設(shè)計(jì)的Verilog HDL建模。

2016-07-15 15:27:00

基于FPGA的CMOS圖像感器IA_G3驅(qū)動電路的研究

基于FPGA的CMOS圖像感器IA_G3驅(qū)動電路的研究

2016-08-29 16:05:01

Verilog HDL數(shù)字設(shè)計(jì)與綜合_夏宇聞譯（第二版）

verilog HDL，fpga，硬件電路學(xué)習(xí)資料

2016-09-01 14:55:49

設(shè)計(jì)與驗(yàn)證：Verilog HDL(清晰PDF)

；第4章至第6章主要討論如何合理地使用Verilog HDL語言描述高性能的可綜合電路；第7章和第8章重點(diǎn)介紹了如何編寫測試激勵以及Verilog的仿真原理；第9章展望HDL語言的發(fā)展趨勢。

2016-10-10 17:04:40

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Verilog HDL設(shè)計(jì)(進(jìn)階)

Verilog HDL設(shè)計(jì)(進(jìn)階)，感興趣的小伙伴們可以瞧一瞧。

2016-11-10 15:29:36

Verilog HDL設(shè)計(jì)(入門)

Verilog HDL設(shè)計(jì)(入門)，感興趣的小伙伴們可以瞧一瞧。

2016-11-10 15:29:36

Verilog HDL設(shè)計(jì)(提高)

Verilog HDL設(shè)計(jì)(提高)，感興趣的小伙伴們可以瞧一瞧。

2016-11-10 15:29:36

基于FPGA Verilog-HDL語言的串口設(shè)計(jì)

基于FPGA Verilog-HDL語言的串口設(shè)計(jì)

2017-02-16 00:08:59

使用Verilog語言實(shí)現(xiàn)CMOS圖像敏感器時序驅(qū)動電路設(shè)計(jì)

CMOS圖像敏感器是近年來興起的一類固態(tài)圖像傳感器。CMOS圖像敏感器具有低成本、低功耗(是CCD耗的1/1000~1/100)、簡單的數(shù)字接口、隨機(jī)訪問、運(yùn)行簡易(單一的CMOS兼容電池供給

2019-05-03 10:02:00

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Verilog HDL入門教程之Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)教程

本文檔的主要內(nèi)容詳細(xì)介紹的是Verilog HDL入門教程之Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)教程。

2018-09-20 15:51:26

如何設(shè)計(jì)常用模塊的Verilog HDL？

本文檔的主要內(nèi)容詳細(xì)介紹的是常用模塊的Verilog HDL設(shè)計(jì)詳細(xì)資料免費(fèi)下載。

2018-10-16 11:12:54

如何使用Verilog-HDL做CPLD設(shè)計(jì)的時序邏輯電路的實(shí)現(xiàn)

本文檔的主要內(nèi)容詳細(xì)介紹的是如何使用Verilog-HDL做CPLD設(shè)計(jì)的時序邏輯電路的實(shí)現(xiàn)。

2018-12-12 16:25:46

Verilog HDL入門教程

本文主要介紹了Verilog HDL 語言的一些基本知識，目的是使初學(xué)者能夠迅速掌握HDL 設(shè)計(jì)方法，初步了解并掌握Verilog HDL語言的基本要素，能夠讀懂簡單的設(shè)計(jì)代碼并能夠進(jìn)行一些簡單設(shè)計(jì)的Verilog HDL建模。

2019-02-11 08:00:00

Verilog語法基礎(chǔ)

Verilog HDL是一種用于數(shù)字系統(tǒng)設(shè)計(jì)的語言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型也稱為模塊。Verilog HDL既是一種行為描述的語言也是一種結(jié)構(gòu)描述的語言。

2019-03-08 14:29:12

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Verilog HDL語言及VIVADO的應(yīng)用

中國大學(xué)MOOC 本課程以目前流行的Xilinx 7系列FPGA的開發(fā)為主線，全面講解FPGA的原理及電路設(shè)計(jì)、Verilog HDL語言及VIVADO的應(yīng)用，并循序漸進(jìn)地從組合邏輯、時序邏輯的開發(fā)開始，深入到FPGA的基礎(chǔ)應(yīng)用、綜合應(yīng)用和進(jìn)階應(yīng)用。

2019-08-06 06:12:00

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數(shù)字設(shè)計(jì)FPGA應(yīng)用：Verilog HDL語言基本結(jié)構(gòu)

本課程以目前流行的Xilinx 7系列FPGA的開發(fā)為主線，全面講解FPGA的原理及電路設(shè)計(jì)、Verilog HDL語言及VIVADO的應(yīng)用，并循序漸進(jìn)地從組合邏輯、時序邏輯的開發(fā)開始，深入到FPGA的基礎(chǔ)應(yīng)用、綜合應(yīng)用和進(jìn)階應(yīng)用。

2019-12-02 07:10:00

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Verilog-HDL深入講解

Verilog HDL是一種硬件描述語言，以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。 Verilog HDL和VHDL是世界上最流行的兩種硬件描述語言，都是在20世紀(jì)80年代中期開發(fā)出來的。

2019-11-13 07:03:00

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Verilog HDL的基礎(chǔ)知識詳細(xì)說明

硬件描述語言基本語法和實(shí)踐（1）VHDL 和Verilog HDL的各自特點(diǎn)和應(yīng)用范圍（2）Verilog HDL基本結(jié)構(gòu)語言要素與語法規(guī)則（3） Verilog HDL組合邏輯語句結(jié)構(gòu)

2019-07-03 17:36:00

CMOS圖像敏感器STAR250的的邏輯驅(qū)動電路設(shè)計(jì)和仿真

STAR250是一款專為衛(wèi)星天文導(dǎo)航的星跟蹤器（tracker）設(shè)計(jì)的CMOS圖像敏感器。由于太空中含有大量輻射，芯片中加入了抗輻射電路以提高空間應(yīng)用的可靠性。STAR250的技術(shù)指標(biāo)如下：

2020-04-12 18:02:00

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Verilog HDL和VHDL的區(qū)別

Verilog HDL是一種硬件描述語言，以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。 Verilog HDL

2020-06-17 16:13:11

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Verilog HDL數(shù)字集成電路設(shè)計(jì)原理與應(yīng)用第二版PDF電子書免費(fèi)下載

HDL集成電路測試程序和測試方法、復(fù)雜數(shù)字電路和系統(tǒng)設(shè)計(jì)舉例、數(shù)字集成電路Verilog HDL的EDA工具和使用等。

2020-07-21 08:00:00

Verilog HDL語言技術(shù)要點(diǎn)

的是硬件描述語言。最為流行的硬件描述語言有兩種Verilog HDL/VHDL，均為IEEE標(biāo)準(zhǔn)。Verilog HDL具有C語言基礎(chǔ)就很容易上手，而VHDL語言則需要Ada編程基礎(chǔ)。另外Verilog

2020-09-01 11:47:09

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Verilog HDL語言的設(shè)計(jì)入門詳細(xì)教程

學(xué)習(xí)內(nèi)容：使用HDL設(shè)計(jì)的先進(jìn)性，Verilog的主要用途，Ⅴerilog的歷史如何從抽象級（ levels of abstraction）理解，電路設(shè)計(jì)，Ⅴerilog描述

2020-10-29 17:30:37

Verilog教程之Verilog HDL數(shù)字集成電路設(shè)計(jì)方法和基礎(chǔ)知識課件

本文檔的主要內(nèi)容詳細(xì)介紹的是Verilog教程之Verilog HDL數(shù)字集成電路設(shè)計(jì)方法和基礎(chǔ)知識課件

2020-12-09 11:24:19

Verilog教程之Verilog HDL數(shù)字邏輯電路設(shè)計(jì)方法

在現(xiàn)階段，作為設(shè)計(jì)人員熟練掌握 Verilog HDL程序設(shè)計(jì)的多樣性和可綜合性，是至關(guān)重要的。作為數(shù)字集成電路的基礎(chǔ)，基本數(shù)字邏輯電路的設(shè)計(jì)是進(jìn)行復(fù)雜電路的前提。本章通過對數(shù)字電路中基本邏輯電路的erilog HDL程序設(shè)計(jì)進(jìn)行講述，掌握基本邏輯電路的可綜合性設(shè)計(jì)，為具有特定功能的復(fù)雜電路的設(shè)計(jì)打下基礎(chǔ)

2020-12-09 11:24:00