模塊化FPGA設(shè)計在某雷達(dá)接收機(jī)中的應(yīng)用

模塊化FPGA設(shè)計在某雷達(dá)接收機(jī)中的應(yīng)用

0 引言
??? 目前基于FPGA和DSP結(jié)構(gòu)的軟件無線電技術(shù)被廣泛應(yīng)用在數(shù)字接收機(jī)設(shè)計中，雷達(dá)接收機(jī)領(lǐng)域的數(shù)字化技術(shù)也在日趨發(fā)展，如何借助數(shù)字化的軟硬件優(yōu)勢設(shè)計出易實(shí)現(xiàn)、靈活，并滿足不同性能指標(biāo)和目的的數(shù)字接收機(jī)成為工程設(shè)計的焦點(diǎn)。本文結(jié)合某連續(xù)波測速雷達(dá)數(shù)字接收機(jī)的設(shè)計實(shí)現(xiàn)，給出了一種基于模塊化的FPGA設(shè)計方案，并在此基礎(chǔ)上重點(diǎn)討論了信號處理模塊的設(shè)計。

1 雷達(dá)接收機(jī)概述
??? 雷達(dá)接收機(jī)的任務(wù)是通過適當(dāng)?shù)臑V波將天線上接收到的微弱高頻信號從伴隨的噪聲和干擾中選擇出來，并經(jīng)過放大和檢波后，送至顯示器、信號處理器或由計算機(jī)控制的雷達(dá)終端設(shè)備。雷達(dá)接收機(jī)可以按應(yīng)用、設(shè)計、功能和結(jié)構(gòu)等多種方式來分類。但是，一般來說可以將雷達(dá)接收機(jī)分為超外差式、超再生式、晶體視放式和調(diào)諧高頻式等4種類型，其中超外差式雷達(dá)接收機(jī)具有靈敏度高、增益高、選擇性好和適用性廣等優(yōu)點(diǎn)，實(shí)際中在很多的雷達(dá)系統(tǒng)中都獲得應(yīng)用。超外差式雷達(dá)接收機(jī)的簡化方框圖如圖1所示。

2 數(shù)字中頻接收機(jī)原理
??? 由于受器件水平的制約，數(shù)字接收技術(shù)目前還難以在射頻頻段直接實(shí)現(xiàn)，一般在中頻進(jìn)行數(shù)字化。目前所說的數(shù)字測速即是利用中頻數(shù)字鎖相環(huán)來完成多普勒頻率的提取及測量。數(shù)字中頻接收機(jī)主要由數(shù)字化正交處理單元、數(shù)字載波鎖相環(huán)和自動增益控制(AGC)環(huán)組成。

??? 中頻經(jīng)A／D采樣后的數(shù)字信號與數(shù)控振蕩器(NC0)產(chǎn)生的數(shù)字正交信號分別進(jìn)行數(shù)字混頻，各經(jīng)過FIR數(shù)字低通濾波器，得到I、Q兩路數(shù)字窄帶信號。I、Q兩路信號分別作為數(shù)字信號的實(shí)部和虛部，做FFT分析，估算出多普勒信息，輸出頻率控制碼控制NCO輸出，實(shí)現(xiàn)快速載波頻率引導(dǎo)。I路信號再經(jīng)過低通濾波器(LF1)完成數(shù)字濾波，控制NCO的輸出頻率，從而構(gòu)成數(shù)字鎖相環(huán)，在頻率引導(dǎo)成功后實(shí)現(xiàn)對載波信號的快速捕獲與跟蹤。環(huán)路鎖定后從環(huán)路濾波器輸出可以提取出多普勒信息。Q路信號經(jīng)過一個低通濾波器(LF2)，通過I、Q提取輸入信號的幅度信息，實(shí)現(xiàn)信號的AGC控制。

3 模塊化設(shè)計在FPGA的具體應(yīng)用
??? 本接收機(jī)主要功能是完成連續(xù)波雷達(dá)的測速和測角任務(wù)，設(shè)計時在保證指標(biāo)的前提下，貫徹簡潔至上的原則；并且盡量采用先進(jìn)、成熟的數(shù)字處理技術(shù)和軟件無線電技術(shù)，貫徹模塊化、通用化、系列化、組合化設(shè)計原則，確保系統(tǒng)先進(jìn)、穩(wěn)定、可靠。中頻數(shù)字接收機(jī)是整個接收機(jī)部分的核心，設(shè)計時遵循簡潔、靈活的特點(diǎn)，盡量減少硬件電路的功能，使其結(jié)構(gòu)簡潔，降低設(shè)計和實(shí)現(xiàn)的難度，而把復(fù)雜的處理交由軟件完成。

3．1 FPGA模塊組成
??? FPGA是整個數(shù)字中頻接收機(jī)的通信樞紐，同時還參與部分信號處理工作，F(xiàn)PGA由時鐘產(chǎn)生模塊、時間解碼模塊、信號處理模塊和通信控制模塊四部分組成，分別完成四大基本功能，如3．2節(jié)所述。

3．2 FPGA各個模塊的基本功能
3．2．1 時鐘產(chǎn)生模塊
??? 時鐘產(chǎn)生模塊利用系統(tǒng)基準(zhǔn)信號為整個系統(tǒng)提供時鐘信號，保證系統(tǒng)的同步運(yùn)行，具體如下：為ADC提供采樣信號；為DSP提供時鐘信號；為信號處理模塊提供時鐘信號；為時間解碼模塊提供時鐘信號；為通信控制模塊提供時鐘信號。其中，后3類時鐘信號為FPGA內(nèi)部信號，無需輸出。
3．2．2 時間解碼模塊
??? 時間解碼模塊利用時間碼信號和時鐘產(chǎn)生模塊送來的時鐘信號為整個系統(tǒng)提供時間信息和時基信號，保證系統(tǒng)在時間上的同步運(yùn)行，具體如下：接收時間碼信號，解碼得到時間信息；產(chǎn)生與時間碼信號對準(zhǔn)的時基信號。
3．2．3 信號處理模塊
??? 信號處理模塊接收ADC數(shù)據(jù)，完成信號處理，包括以下內(nèi)容：信號的下變頻處理；信號的濾波抽取處理。
3．2．4 通信控制模塊
??? 通信控制模塊其外部完成與DSP單元、外部設(shè)備的通信；其內(nèi)部完成與時鐘產(chǎn)生模塊、時間解碼模塊、信號處理模塊的通信。
3．3 FP6A各個模塊設(shè)計原理及解決方法
3．3．1 各模塊組成
??? (1)時鐘產(chǎn)生模塊。時鐘信號的產(chǎn)生利用PLL和分頻器，對基準(zhǔn)信號進(jìn)行處理得到，設(shè)計時應(yīng)注意ADC采樣信號同相，同時保證信號處理模塊時鐘信號和FPGA接收的ADC數(shù)據(jù)相差要求的固定值。
??? (2)時間解碼模塊。時間解碼模塊由編碼器、解碼器和分頻鏈組成，時間碼解碼器的主要作用是譯碼得到秒信號和時間信息，分頻鏈路的主要作用是產(chǎn)生與譯碼秒同步的分頻信號。
??? (3)信號處理模塊。信號處理模塊由A、B兩個通道組成，兩個通道結(jié)構(gòu)相同，分別處理兩個點(diǎn)頻的中頻信號；每個通道又由和信號和差信號兩個子通道組成，兩個子通道都是數(shù)字下變頻器(DDC)，其結(jié)構(gòu)相同，分別處理和／差兩路信號。原理框圖如圖4所示。

??? 對于每個通道而言，和信號的處理結(jié)果分為一次抽取結(jié)果和二次抽取結(jié)果(每個結(jié)果又包含同相和正交兩路)，分別用于信號頻譜識別和環(huán)路跟蹤；差信號的處理結(jié)果為二次抽取結(jié)果，同相和正交兩路信號分別對應(yīng)于方位和俯仰角誤差信號。
??? 子通道實(shí)質(zhì)上是一個數(shù)字接收信號處理器，原理圖如圖5所示。其基本功能是數(shù)字下變頻和數(shù)據(jù)降速率處理，它由數(shù)控振蕩器、數(shù)字下變頻器和兩級積分梳狀抽取濾波器組成。信號進(jìn)入后，首先進(jìn)行下變頻，得到正交的兩路基帶信號I和Q，然后分別對這兩路信號進(jìn)行濾波和抽取，降低數(shù)據(jù)速率，以滿足后續(xù)處理的要求。

?信號處理模塊一共有4個子通道，共形成8個數(shù)據(jù)準(zhǔn)備好信號，但考慮到各個子通道由同一個時鐘信號同步，并且在復(fù)位信號(ACLR)過后開始工作，因此選擇通道A的和信號子通道一次和二次抽取數(shù)據(jù)準(zhǔn)備好信號作為整個信號處理模塊數(shù)據(jù)準(zhǔn)備好信號。

3．3．2 數(shù)控振蕩器(NCO)
??? NCO產(chǎn)生兩路正交的正弦波信號(本振信號)，其頻率和相位可控。
??? NCO的實(shí)現(xiàn)采用查表法，將正弦表預(yù)先存入ROM中，頻率積分后加上初始相位得到瞬時相位，作為正弦表地址數(shù)據(jù)輸入，ROM輸出為正弦幅度信號。由于受到FPGARAM容量的限制，相位到地址的轉(zhuǎn)換需要做截斷處理，同時只存儲了1／4周期+1個單元的正弦幅度信息，查表時根據(jù)正弦信號的周期性做調(diào)整。

???

3．3．3 數(shù)字下變頻器和積分梳狀(CIC)抽取濾波器
??? 數(shù)字下變頻功能由有符號整數(shù)乘法器實(shí)現(xiàn)。CIC抽取濾波器包括兩級，結(jié)構(gòu)分別為2階和5階。CIC抽取濾波器傳遞函數(shù)和頻率響應(yīng)分別為：

???
??? 其中，n為階數(shù)，D為抽取比，fs為輸入數(shù)據(jù)速率。CIC抽取濾波器原理框圖如圖7(以2階CIC為例，5階類似)：

??? CIC抽取濾波器由積分器、抽取器、梳狀器和比例器組成。單級積分器傳遞函數(shù)為由加法器和延遲寄存器實(shí)現(xiàn)；單級梳狀器傳遞函數(shù)為H(z)=1-z-1，由減法器和延遲寄存器實(shí)現(xiàn)；比例器放在最后，保證有效位數(shù)。圖8是CIC2積分梳狀抽取濾波器的頻率響應(yīng)和其直流附近的放大，可以看出其單邊帶5 dB處的帶寬是符合設(shè)計要求的。

3．3．4 時序圖
??? 信號處理模塊信號處理子通道處理時序如圖9所示，處理過程中采用了流水線技術(shù)。NCO輸出COS比FCW、PCW輸入滯后5個時鐘周期：下變頻數(shù)據(jù)輸出I比數(shù)據(jù)輸入DIN滯后5個時鐘周期。

3．3．5 通信控制模塊
??? 通信控制模塊分為EMIF、UART、BUFFER和GPIO四個子模塊，其中GPIO子模塊負(fù)責(zé)FPGA與DSP之間狀態(tài)與控制信號的傳輸；EMIF子模塊負(fù)責(zé)FPGA與DSP之間的總線通信控制，將兩者之間的通信轉(zhuǎn)換到內(nèi)部總線，分別連通UART子模塊和BUFFRE子模塊；UART子模塊負(fù)責(zé)外部串口設(shè)備與EMIF子模塊之間的雙向通信，BUFFRE子模塊負(fù)責(zé)信號處理模塊輸出數(shù)據(jù)與EMIF子模塊之間的緩沖通信。

4 結(jié)論
??? 本方案充分利用軟件的處理能力和對FPGA模塊化設(shè)計的思想，提高了中頻數(shù)字接收機(jī)的靈活性，并使FPGA單元易于分塊編寫，易于分塊調(diào)試，易于修改?；谠撃K化FPGA的數(shù)字雷達(dá)接收機(jī)已調(diào)試成功，并已開始使用。