FPGA在鎖相頻率合成中的應(yīng)用

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　　鎖相環(huán)路由于具高穩(wěn)定性、優(yōu)越的跟蹤性能及良好的抗干擾性,在頻率合成得到了廣泛應(yīng)用。但簡單的鎖相環(huán)路對輸出頻率、頻率分辨經(jīng)等指標(biāo)往往不能滿足要求,所以要對簡單鎖相環(huán)路加以改進。小數(shù)分頻鎖相環(huán)則是改進方案之一。

　　采用小數(shù)分頻鎖相環(huán)帶來的一個嚴重問題是分數(shù)調(diào)制(又稱相位調(diào)制)問題。

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　　產(chǎn)生的原因是：當(dāng)環(huán)中鎖定時,分頻器的分頻比不是固定的,而是在N和N+1之間變化。由于輸出頻率fo=N·F×fr,所當(dāng)分頻比為N時,鑒相器的fo/N信號相位超前fr的相位,而且兩者相位差不斷增加,直到分頻比為N+1。這時相位差突然降到0,其結(jié)果是鑒相器的輸出呈現(xiàn)階梯鋸齒波形。這樣一個波動電壓加到壓控振蕩器上就會產(chǎn)生頻率調(diào)制。對于上述由于分頻比變化而引起的相位調(diào)制通常采用以下模擬補償措施：將小數(shù)累加器的累加和通過D/A變換器變換成補償電壓(其電壓大小與鑒相器輸出的相位調(diào)制電壓成正比而極性相反),再加到求和放大器上進行抵消。這種模擬補償措施有以下不足之處：(1)補償電路過于復(fù)雜,調(diào)試不方便;(2)由于補償電壓和相位調(diào)制在時間上和幅度上難以達到一致,因此補償程度有限的,一般存在1%以上的誤差。因此,一個全數(shù)字的方案被提出來,它很很好地解決分數(shù)調(diào)制問題,這就是∑-Δ調(diào)制。

　　1 ∑-Δ調(diào)制頻率合成器及其實現(xiàn)

　　∑-Δ調(diào)制頻率合成器是一個無相位補償?shù)姆謹?shù)頻率合成,用∑-Δ調(diào)制器取代普通分數(shù)環(huán)中的累加器。把所需分頻比的分數(shù)部分作為∑-Δ調(diào)制器的輸入,由調(diào)制器產(chǎn)生脈沖密度調(diào)制信號去控制頻率合成器的分頻比,以達到分數(shù)分頻的目的。

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　　具有1位量化器(比較器)的一階∑-Δ調(diào)制器如圖1所示。1位D/A變換器完全線性,引入量化噪聲e(k),則量化器可作線性化處理,得圖1線性化模型,其中k為整數(shù),g(k)為0～1的分數(shù),代表小數(shù)分頻分頻比的小數(shù)部分。Y(k)為0或1,分別代表分頻比為N和N+1的情況。理論分析表明[1],一階∑-Δ調(diào)制器對信號是全通的,能傳遞所需信號。引外,它對噪聲呈現(xiàn)低頻端掏大、高頻端抑制小甚至放大特性。這就是∑-Δ調(diào)制器的噪聲變形特性,它把噪聲能量推向高頻端,而高頻噪聲可由環(huán)路低通濾波器濾除,因此一階∑-Δ調(diào)制器頻率合成器具有較小的噪聲。為更好地抑制噪聲,可用高階∑-Δ調(diào)制器,它由多個一階∑-Δ調(diào)制器級連而成。級連的方法如圖2所示。第一級的量化噪聲e1(k)(由v1(k))與y1(k)差得到)e2(k)作為第二級的輸入,第二級的量化e2(k)作為第三級的輸入,各級輸出作如圖的處理。調(diào)制器的輸出用來控制分頻化。同階∑-Δ調(diào)制頻率合成器電路實現(xiàn)框圖如圖3.采用多級累加器結(jié)構(gòu),與小數(shù)分頻頻率合成器比較,∑-Δ調(diào)制頻率合成器利用3個累加器或更多個累加器代替單個累加器,每個累加器輸出與下一個累加器的輸入相接。和通常的分數(shù)環(huán)一樣,累加的溢出控制分頻比。第一個累加器同分數(shù)系統(tǒng)中的累加器以同樣的方式工作,它溢出時,在一個周期內(nèi),將分頻比從N變到N+1。第一個累加器的輸出代表相位誤差,如不進行其它修正就會產(chǎn)生相位誤差。這個輸出再次由第二個累加器進行數(shù)字積分,由它的輸出進一步控制分頻比?？刂品椒ㄈ鐖D2所示。第二個累加器的溢出使分頻比變?yōu)镹+1,下一時鐘周期變?yōu)镹-1;第三個累加器將分頻比變?yōu)镹+1,N-2,N+1;第四個累加器將分頻比變?yōu)镹+1,N-3N,N+3,N-1等等。