系統(tǒng)性能仿真與測試 - 基于FPGA的高精度信號源的設計

　　以DDFS模塊為基礎，本設計實現(xiàn)了兩組反相的正弦信號、余弦信號、三角波信號、鋸齒波、2-PSK、2-FSK、2-ASK等數(shù)字調制信號、掃頻及任意次波形輸出等功能。

　　在本設計中，仿真主要通過QuartusII6．0自帶的Simulator Tool來進行數(shù)據(jù)仿真。從仿真圖上可驗證該設計的正確性。同時，通過Qu-artusII6．0自帶的Signal TapⅡ邏輯分析儀來進行邏輯功能的硬件驗證。

　　1)基本正弦信號輸出 在本設計中同時產生兩組信號，一組為正弦信號，另一組與之反相。圖2是步進長度設定為(50 000 000)10時的正弦信號Signal Tap II采樣圖，其頻率分別為fo=582．076 6 kHz。此時輸出信號為可產生的最高頻率。從所獲得的輸出信號的波形上看，頻率較低時，曲線穩(wěn)定且光滑；頻率較高時，波形失真也并不大，可以通過后級濾波網(wǎng)絡進行波形的進一步平滑。且頻率穩(wěn)定度相當高。

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圖2 S= (50 000 000)10時的正弦信號Signal Tap II采樣圖

　　在外部時鐘50 MHz的頻率下，可以獲得的最高頻率約為3．125 MHz，最低頻率及頻率步進可以低至11．64 MHz。當對外部時鐘信號倍頻至150 MHz后，最高輸出頻率可以達到9．375 MHz，最低頻率及頻率步進可以低至34．925 MHz。進一步提高頻率及模塊性能，能獲得更大頻率范圍的信號。

　　另外，從圖中可以看出，實際上地址輸出信號是一組頻率為正弦信號頻率兩倍的三角波信號?？梢?，在產生正弦信號輸出的同時，還可以產生一組2倍頻的三角波輸出信號，只需取地址位的高12位作為輸出即可。

　　2)2-ASK、2-FSK、2-PSK數(shù)字調制信號要產生2-ASK、2-FSK、2-PSK等數(shù)字調制信號比較容易。只需將數(shù)字基帶信號在其傳輸時鐘信號的作用下，逐位輸入模塊，用基帶數(shù)字信號的‘1’和‘0’來選擇不同幅度、頻率或相位的正弦信號輸出即可。

　　2-ASK信號：用3．125 MHz的信號表示數(shù)字信號的‘1’，用輸出幅度為0表示數(shù)字信號的‘0’。

　　2-FSK信號：用3．125 MHz的信號表示數(shù)字信號的‘0’，用582．077 kHz的信號表示數(shù)字信號的‘1’，如圖3所示。

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圖3 2-FSK信號字調制信號

　　2-PSK信號：用初始相位為0的正弦信號的‘1’，用初始相位為180°的信號表示數(shù)字信號的‘0’。如圖4所示。

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圖4 2-PSK信號字調制信號

　　3)掃頻功能掃頻功能的實現(xiàn)是通過改變步進來實現(xiàn)的。每產生一個周期的正弦信號以后，將步進遞加，為便于觀測，設計中設置S初始值為(50 000 000)10，步進遞增幅度為(10000000)10，實現(xiàn)了掃頻功能，掃頻起始頻率為582．077 kHz。掃頻步進約11*15 kHz，掃頻信號如圖5所示，同時可以提供各頻率信號的同步信息。只要改變步進初始值及遞增幅度即可完成更寬掃頻范圍及掃頻步進更佳的掃頻信號。事實上，F(xiàn)M信號也可以通過對輸出信號的步進的控制來加以實現(xiàn)。

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圖5 掃頻信號

　　5 硬件電路的實現(xiàn)

　　設計的最終目的是為了用硬件實現(xiàn)電路，因此，還要設計輸入步進設置及模式選擇的鍵盤模塊、頻率設置數(shù)據(jù)顯示模塊等VHDL程序模塊；后級的低通濾波網(wǎng)絡，功率放大電路等等。完成這些工作，即可完成一個完整的DDFS信號源的設計與制作。

　　6 結束語

　　本文的創(chuàng)新點為對DDFS設計進行優(yōu)化，充分利用Cyclone II系列FPGA的片上資源，產生了最高頻率可達9．312 5 MHz．最低頻率分量及頻率分辨率低至MHz量級的正弦信號。通過進一步優(yōu)化DDFS各模塊的性能，如減少相位累加器、數(shù)據(jù)取補碼等模塊的運算時間，進一步提高系統(tǒng)工作的最高頻率；進一步優(yōu)化后級濾波網(wǎng)絡的特性等，就可以獲得性能曲線更平滑，輸出頻率更高，帶負載能力更強的優(yōu)質的信號源。同時還可以增加FFT算法模塊，對信號進行頻譜分析等其他功能。