基于FPGA的電渦流緩速器控制系統(tǒng)設(shè)計

引言

　　電渦流緩速器的工作原理基于電磁感應(yīng)理論。作為一種輔助制動裝置，其減少了主制動裝置的機械摩擦，既提高了壽命，又提高了車輛行駛的安全性、經(jīng)濟性和舒適性，越來越受到汽車制造廠家的青睞。但是，由于汽車領(lǐng)域?qū)崟r性要求較高，且模糊控制算法涉及到頻繁的多字節(jié)數(shù)據(jù)的乘除運算，而FPGA在實現(xiàn)算法方面具有巨大的優(yōu)勢，因此本文將基于FPGA進行設(shè)計。另外，本文結(jié)合基于FPGA的32位精簡指令軟核Nios編程，能很好地解決實時性與控制靈活性之間的矛盾。

　　節(jié)能型電渦流緩速器

　　目前大部分電渦流緩速器利用蓄電池或自帶發(fā)電機來產(chǎn)生勵磁電流，這兩種方法在緩速時都不能最優(yōu)化地將車輛所具有的動能轉(zhuǎn)化為剎車能量。

　　本系統(tǒng)根據(jù)電渦流緩速器制動力矩的大小對自發(fā)電機和蓄電池進行調(diào)度，電渦流緩速器制動力矩公式如下：

　　這里，lg為氣隙間距; d為鐵心直徑;R1為勵磁線圈中心點的半徑;Np為磁極對數(shù); N為勵磁線圈繞組匝數(shù);I為勵磁線圈繞組電流;r為轉(zhuǎn)子盤電阻率;mr為轉(zhuǎn)子盤相對磁導(dǎo)率;w為轉(zhuǎn)子角速度。

　　當(dāng)車速較大時，自發(fā)電機在一定電壓下的輸出電流大于I，將一部分電能用于制動，剩下的電能儲存到蓄電池;當(dāng)車速較慢時，自發(fā)電機在一定電壓下的輸出電流小于I，則從蓄電池輸出電流到繞組線圈產(chǎn)生勵磁電流，從而最大限度地利用能源。

　　基于FPGA的電渦流緩速器控制系統(tǒng)

　　為了提升系統(tǒng)可靠性和靈活性，本控制器根據(jù)功能需求進行模塊化設(shè)計，主要包括ADC0809控制、NIOS處理器、模糊控制器、電源控制、PWM、LCD顯示等模塊，系統(tǒng)結(jié)構(gòu)如圖1所示。

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圖1 電渦流緩速器控制系統(tǒng)結(jié)構(gòu)

　　系統(tǒng)首先由ADC0809控制模塊控制ADC進行各種信號，如溫度、電壓等信號的采集，然后通過Avalon總線把數(shù)據(jù)傳輸?shù)侥：刂破?、電源控制等模塊。電源控制模塊根據(jù)車速會對蓄電池和自發(fā)電機進行能量調(diào)度，實現(xiàn)最大限度的節(jié)能;模糊控制器模塊根據(jù)恒速、恒流等控制策略，計算出用于控制 PWM占空比的參數(shù)，實現(xiàn)勵磁電流的調(diào)節(jié)。

　　ADC0809控制模塊

　　信號采集是系統(tǒng)實現(xiàn)閉環(huán)控制的重要環(huán)節(jié)，它的好壞關(guān)系到整個系統(tǒng)的性能。采用FPGA控制ADC的方式能有效降低外界干擾對采樣造成的影響，提高可靠性。另外，利用FPGA狀態(tài)機產(chǎn)生的時序控制ADC時，控制周期短、速度快，能提高整個系統(tǒng)的實時性。

　　使用狀態(tài)機控制ADC0809芯片采樣，包括時序控制和數(shù)據(jù)的讀取。首先，狀態(tài)機輸出兩路信號先后控制引腳ale和start，一旦start 有效，狀態(tài)信號EOC即變?yōu)榈碗娖?，表示進入轉(zhuǎn)換狀態(tài)，狀態(tài)機通過不斷檢測ADC0809引腳EOC的電平來判斷轉(zhuǎn)換是否結(jié)束。若EOC為高電平表示轉(zhuǎn)換結(jié)束，狀態(tài)機輸出信號使引腳OE由低電平變?yōu)楦唠娖?，最后讀取轉(zhuǎn)換好的數(shù)據(jù)，主要Verilog代碼如下。

　　always @ ( EOC ,state )

　　begin case ( state )

　　st0 :begin ale <= #1 1'b0; start <= #1 1'b0; OE <= #1 1'b0; state <=#1 st1; end

　　st1 :begin ale <= #1 1'b1; start <= #1 1'b0; OE <= #1 1'b0; state <=#1 st2; end

　　st2 :begin ale <= #1 1'b0; start <= #1 1'b1; OE <= #1 1'b0; state <=#1 st3; end

　　st3 :begin ale <= #1 1'b0; start <= #1 1'b0; OE <= #1 1'b0;

　　state<=(EOC==1'b1)? #1 st3:st4; end

　　st4 :begin ale <= #1 1'b0; start <= #1 1'b0; OE <= #1 1'b0;

　　state<=(EOC==1'b0)? #1 st4:st5; end

　　st5 :begin ale <= #1 1'b0; start <= #1 1'b0; OE <= #1 1'b1; state <=#1 st6; end

　　st6 :begin ale <= #1 1'b0; start <= #1 1'b0; OE <= #1 1'b1; state <=#1 st0; end

　　default : begin ale <= #1 1'b0; start <= #1 1'b0; OE <= #1 1'b0; state <=#1 st0; end

　　endcase end