PLD設(shè)計速成（6）-編譯和布線(2)

2012年05月18日 17:08 來源：本站整理 作者：秩名 我要評論(0)

連后同樣指定以下管腳：

　　Node namepinPin type

　　SW244input

　　SW145input

　　L110output

　　L29output

　　在加完L2后點OK(編譯后可以看到IO在芯片上的分布：MAX plusII-> Froorplan Editor,具體見在編譯后面的講解)

　　編譯文件

　　File->Project->save&Compile

　　

PLD設(shè)計速成-編譯和布線

 

　　此時可能彈出下圖WARNING窗口，提示“project has user pin or logic cell assignments, but never been compiled before. For best fitting results, let the compiler choose the first set of assignments instead”，這是因為在管腳指定之前沒有compile，你只要再點save & compile就可以了

　　

PLD設(shè)計速成-編譯和布線

 

　　MAX PLUS II 編譯器將檢查項目是否有錯，并對項目進行邏輯綜合，然后對設(shè)計進行布局布線，放到一個Altera 器件中，同時將產(chǎn)生報告文件、編程文件和用于時間仿真用的輸出文件

　　邏輯綜合：就是把HDL語言或原理圖翻譯成最基本的與或非門的連接關(guān)系

　　布局布線：把這種與或非門的連接關(guān)系用芯片的內(nèi)部的可編程結(jié)構(gòu)和連線來實現(xiàn)

　　如果設(shè)計正確，將下圖所示，點確認(rèn)

　　

PLD設(shè)計速成-編譯和布線

 

　　

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標(biāo)簽：VHDL語言(20)PLD芯片(9)三人表決器(9)