應(yīng)用及分析 - Verilog HDL阻塞屬性簡(jiǎn)介

　2應(yīng)用及分析

　　通常非阻塞賦值產(chǎn)生寄存器等存儲(chǔ)元件，對(duì)應(yīng)的物理器件是帶存貯功能的元件，如寄存器、觸發(fā)器等。阻塞賦值則對(duì)應(yīng)網(wǎng)線(xiàn)(wire)類(lèi)型，通常與物理連線(xiàn)對(duì)應(yīng)。這是兩種賦值方式的最明顯的差異，也是時(shí)序邏輯用非阻塞、組合邏輯用阻塞的重要原因。但這并不是絕對(duì)的，事實(shí)上阻塞賦值對(duì)應(yīng)網(wǎng)線(xiàn)(wire)型，亦可對(duì)應(yīng)寄存器(reg)型;阻塞賦值也能生成存貯元件，因此不能片面理解。在組合邏輯里，鎖存器可能引發(fā)測(cè)試問(wèn)題，帶來(lái)隱患。說(shuō)明在建模時(shí)，首先要從硬件出發(fā)來(lái)考慮問(wèn)題，應(yīng)先在頭腦中形成電路結(jié)構(gòu)，由于賦值方式的不同，綜合結(jié)果差異甚大，運(yùn)用不當(dāng)很可能會(huì)導(dǎo)致建模失敗。阻塞賦值在時(shí)序邏輯中亦有著重要應(yīng)用，在需要實(shí)時(shí)更新的組合邏輯中只有阻塞賦值能滿(mǎn)足要求。

　　以下示例代碼的功能是計(jì)算傳送過(guò)來(lái)的data中1和0的個(gè)數(shù)。

　　reg[5:0]count0，count1;

　　always@(posedgeclk,negedgeRst_n)

　　begin

　　if(!Rst_n)

　　...

　　else

　　begin

　　count0=0;//語(yǔ)句1

　　count1=0;//語(yǔ)句2

　　for(i=0;i<=11;i=i+1)

　　begin

　　if(data[i]==1)

　　count1=count1+1;//語(yǔ)句3

　　elseif(data[i]==0)

　　count0=count0-1;//語(yǔ)句4

　　else

　　count0=count0+0;//防止生成鎖存器

　　end

　　在這段代碼里，count0、count1的值必須在每次計(jì)數(shù)之前被清零，count0、count1必須實(shí)時(shí)更新。顯然，只有阻塞賦值能滿(mǎn)足要求。非阻塞賦值分兩步完成，所有的更新事件在單位仿真周期末同時(shí)執(zhí)行，只有最后一個(gè)值有效，所以非阻塞賦值無(wú)法完成計(jì)數(shù)任務(wù)。阻塞賦值卻能很好地勝任，因?yàn)樽枞x值估值和更新一次性完成。

　　事件上，在時(shí)序邏輯中經(jīng)常碰到上述實(shí)時(shí)更新問(wèn)題，非阻塞賦值往往無(wú)法實(shí)現(xiàn)，如用阻塞賦值則可很好地解決問(wèn)題。

　　正如阻塞賦值在時(shí)序邏輯中有重要應(yīng)用一樣，非阻塞賦值在組合邏輯中亦有不可替代的應(yīng)用。在組合邏輯中用非阻塞賦值可以把組合邏輯改造成流水線(xiàn)?？蓤?zhí)行如下所示純組合邏輯代碼，將生成純組合邏輯，綜合結(jié)果如圖2所示。

　　inputa,b,c,clk,sel;

　　outputout;

　　regout,temp;

　　always@(posedgeclk)

　　begin

　　temp=a&b;//語(yǔ)句1

　　if(sel)

　　out=temp|c;//語(yǔ)句2

　　else

　　out=c;//語(yǔ)句3

　　end

　　若把上面代碼中語(yǔ)句1、語(yǔ)句2、語(yǔ)句3阻塞賦值("=")改為非阻塞賦值("<=")，則綜合結(jié)果如圖3所示。

　　流水線(xiàn)設(shè)計(jì)方法在高性能、需經(jīng)常進(jìn)行大規(guī)模運(yùn)算的組合邏輯中可以到廣泛運(yùn)用。

　　在組合邏輯中，如在begin、end塊中同時(shí)有許多非阻塞賦值，則它們的賦值順序是并發(fā)的。實(shí)際上它們賦予的都是上一個(gè)時(shí)鐘送入寄存器的值。這與使用同一時(shí)鐘沿觸發(fā)的許多在同一個(gè)使能控制信號(hào)下賦值完全一致，并且這種賦值因?yàn)閿?shù)據(jù)保存在寄存器中，當(dāng)時(shí)鐘沿到來(lái)時(shí)都已穩(wěn)定，所以存入的數(shù)值是可靠的。用這種方法可以避免由組合邏輯產(chǎn)生的競(jìng)爭(zhēng)冒險(xiǎn)[2]。

　　在相關(guān)應(yīng)用中，非阻塞賦值能較好地解決零時(shí)刻競(jìng)爭(zhēng)冒險(xiǎn)問(wèn)題。因?yàn)榉亲枞x值分兩步完成，非阻塞賦值更新事件是在所有活躍與非活躍事件執(zhí)行完之后執(zhí)行，能確保所有敏感變量值在零時(shí)刻都被觸發(fā)[3]。

　　在同一always塊混合使用阻塞賦值與非阻塞賦值，利弊共存，混合使用的結(jié)果可能事半功倍，亦可能功虧一簣。只有了解其處理機(jī)制，深刻理解阻塞與非阻塞賦值底層實(shí)現(xiàn)的異同，方可靈活運(yùn)用。

　　本文通過(guò)Verilog事件處理機(jī)制，詳細(xì)討論了阻塞與非阻塞賦值的區(qū)別、聯(lián)系及其應(yīng)用示例。由本文可知，阻塞與非阻塞賦值靈活多變，底層實(shí)現(xiàn)也差異甚大。因而在數(shù)字電路設(shè)計(jì)時(shí)，依據(jù)預(yù)期功能，從硬件實(shí)現(xiàn)出發(fā)，斟酌差異，仔細(xì)選用阻塞與非阻塞賦值才能有效避免出錯(cuò)，縮短開(kāi)發(fā)周期。

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阻塞屬性(5095) 阻塞屬性(5095)

評(píng)論

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Verilog_HDL的基本語(yǔ)法詳解（夏宇聞版）

Verilog_HDL的基本語(yǔ)法詳解（夏宇聞版）:Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計(jì)的語(yǔ)言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語(yǔ)言也是一種結(jié)

2012-10-08 14:48:31

設(shè)計(jì)與驗(yàn)證Verilog HDL（吳繼華）

本書(shū)以實(shí)例講解的方式對(duì)HDL語(yǔ)言的設(shè)計(jì)方法進(jìn)行介紹。全書(shū)共分9章，第1章至第3章主要介紹了Verilog HDL語(yǔ)言的基本概念、設(shè)計(jì)流程、語(yǔ)法及建模方式等。

2012-11-28 13:32:57

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Verilog HDL 數(shù)字設(shè)計(jì)教程(賀敬凱)

Verilog HDL 數(shù)字設(shè)計(jì)教程【作者：賀敬凱；出版社：西安電子科技大學(xué)出版社】（本資料為ppt）內(nèi)容簡(jiǎn)介：介紹了Verilog HDL語(yǔ)言，狀態(tài)機(jī)設(shè)計(jì)，仿真，還有好幾個(gè)可綜合設(shè)計(jì)的舉例，除了

2012-11-28 13:43:11

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Verilog HDL程序設(shè)計(jì)與實(shí)踐

Verilog HDL程序設(shè)計(jì)與實(shí)踐著重介紹了Verilog HDL語(yǔ)言

2015-10-29 14:45:47

Verilog HDL程序設(shè)計(jì)-135例

verilog HDL基礎(chǔ)程序135例，適合初學(xué)者。

2015-11-06 09:49:46

Verilog HDL數(shù)字設(shè)計(jì)與綜合課件（第二版）

介紹Verilog HDL數(shù)字設(shè)計(jì)與綜合的課件

2015-12-23 10:58:54

Verilog HDL硬件描述語(yǔ)言

Verilog HDL硬件描述語(yǔ)言有需要的下來(lái)看看

2015-12-29 15:31:27

Verilog HDL硬件描述語(yǔ)言簡(jiǎn)介

本章介紹Verilog HDL語(yǔ)言的發(fā)展歷史和它的主要能力。verilog相關(guān)教程材料，有興趣的同學(xué)可以下載學(xué)習(xí)

2016-04-25 16:09:32

Verilog HDL程序設(shè)計(jì)教程

Verilog HDL程序設(shè)計(jì)教程-人郵

2016-05-11 11:30:19

Verilog HDL實(shí)驗(yàn)練習(xí)與語(yǔ)法手冊(cè)

Verilog HDL實(shí)驗(yàn)練習(xí)與語(yǔ)法手冊(cè)-高教

2016-05-11 11:30:19

Verilog_HDL教程

Verilog_HDL教程,又需要的朋友下來(lái)看看

2016-05-11 17:30:15

Verilog+HDL實(shí)用教程-電科

Verilog+HDL實(shí)用教程-電科，下來(lái)看看。

2016-05-11 17:30:15

_Verilog_HDL的基本語(yǔ)法

Verilog_HDL語(yǔ)言的學(xué)習(xí)，為FPGA編程打下堅(jiān)實(shí)的基礎(chǔ)

2016-05-19 16:40:52

Verilog HDL應(yīng)用程序設(shè)計(jì)實(shí)例精講

Verilog HDL應(yīng)用程序設(shè)計(jì)實(shí)例精講。

2016-05-20 11:16:35

Verilog HDL應(yīng)用程序設(shè)計(jì)實(shí)例精講

Verilog HDL應(yīng)用程序設(shè)計(jì)實(shí)例精講

2016-05-20 11:16:35

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Verilog HDL 華為入門(mén)教程

Verilog HDL 華為入門(mén)教程

2016-06-03 16:57:53

Verilog HDL入門(mén)教程

本文主要介紹了Verilog HDL 語(yǔ)言的一些基本知識(shí)，目的是使初學(xué)者能夠迅速掌握HDL設(shè)計(jì)方法，初步了解并掌握Verilog HDL語(yǔ)言的基本要素，能夠讀懂簡(jiǎn)單的設(shè)計(jì)代碼并能夠進(jìn)行一些簡(jiǎn)單設(shè)計(jì)的Verilog HDL建模。

2016-07-15 15:27:00

Verilog HDL數(shù)字設(shè)計(jì)與綜合_夏宇聞譯（第二版）

verilog HDL，fpga，硬件電路學(xué)習(xí)資料

2016-09-01 14:55:49

設(shè)計(jì)與驗(yàn)證：Verilog HDL(清晰PDF)

設(shè)計(jì)與驗(yàn)證，很不錯(cuò)的一本書(shū)，《設(shè)計(jì)與驗(yàn)證》以實(shí)例講解的方式對(duì)HDL語(yǔ)言的設(shè)計(jì)方法進(jìn)行介紹。全書(shū)共分9章，第1章至第3章主要介紹了Verilog HDL語(yǔ)言的基本概念、設(shè)計(jì)流程、語(yǔ)法及建模方式等內(nèi)容

2016-10-10 17:04:40

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Verilog HDL設(shè)計(jì)(進(jìn)階)

Verilog HDL設(shè)計(jì)(進(jìn)階)，感興趣的小伙伴們可以瞧一瞧。

2016-11-10 15:29:36

Verilog HDL設(shè)計(jì)(入門(mén))

Verilog HDL設(shè)計(jì)(入門(mén))，感興趣的小伙伴們可以瞧一瞧。

2016-11-10 15:29:36

Verilog HDL設(shè)計(jì)(提高)

Verilog HDL設(shè)計(jì)(提高)，感興趣的小伙伴們可以瞧一瞧。

2016-11-10 15:29:36

Verilog HDL虛擬器件和虛擬接口模型

Verilog HDL虛擬器件和虛擬接口模型

2017-02-07 18:25:21

深入分析verilog阻塞和非阻塞賦值

學(xué)verilog 一個(gè)月了，在開(kāi)發(fā)板上面寫(xiě)了很多代碼，但是始終對(duì)一些問(wèn)題理解的不夠透徹，這里我們來(lái)寫(xiě)幾個(gè)例子仿真出阻塞和非阻塞的區(qū)別

2017-02-11 03:23:12

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基于FPGA Verilog-HDL語(yǔ)言的串口設(shè)計(jì)

基于FPGA Verilog-HDL語(yǔ)言的串口設(shè)計(jì)

2017-02-16 00:08:59

Verilog HDL入門(mén)教程之Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)教程

本文檔的主要內(nèi)容詳細(xì)介紹的是Verilog HDL入門(mén)教程之Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)教程。

2018-09-20 15:51:26

如何設(shè)計(jì)常用模塊的Verilog HDL？

本文檔的主要內(nèi)容詳細(xì)介紹的是常用模塊的Verilog HDL設(shè)計(jì)詳細(xì)資料免費(fèi)下載。

2018-10-16 11:12:54

Verilog HDL入門(mén)教程

本文主要介紹了Verilog HDL 語(yǔ)言的一些基本知識(shí)，目的是使初學(xué)者能夠迅速掌握HDL 設(shè)計(jì)方法，初步了解并掌握Verilog HDL語(yǔ)言的基本要素，能夠讀懂簡(jiǎn)單的設(shè)計(jì)代碼并能夠進(jìn)行一些簡(jiǎn)單設(shè)計(jì)的Verilog HDL建模。

2019-02-11 08:00:00

Verilog HDL的基礎(chǔ)知識(shí)詳細(xì)說(shuō)明

硬件描述語(yǔ)言基本語(yǔ)法和實(shí)踐（1）VHDL 和Verilog HDL的各自特點(diǎn)和應(yīng)用范圍（2）Verilog HDL基本結(jié)構(gòu)語(yǔ)言要素與語(yǔ)法規(guī)則（3） Verilog HDL組合邏輯語(yǔ)句結(jié)構(gòu)

2019-07-03 17:36:00

Verilog HDL和VHDL的區(qū)別

Verilog HDL是一種硬件描述語(yǔ)言，以文本形式來(lái)描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。 Verilog HDL

2020-06-17 16:13:11

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Verilog HDL語(yǔ)言技術(shù)要點(diǎn)

的是硬件描述語(yǔ)言。最為流行的硬件描述語(yǔ)言有兩種Verilog HDL/VHDL，均為IEEE標(biāo)準(zhǔn)。Verilog HDL具有C語(yǔ)言基礎(chǔ)就很容易上手，而VHDL語(yǔ)言則需要Ada編程基礎(chǔ)。另外Verilog

2020-09-01 11:47:09

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Verilog教程之Verilog HDL程序設(shè)計(jì)語(yǔ)句和描述方式

本文檔的主要內(nèi)容詳細(xì)介紹的是Verilog教程之Verilog HDL程序設(shè)計(jì)語(yǔ)句和描述方式。

2020-12-09 11:24:23

Verilog HDL教程135例免費(fèi)下載

本文檔的主要內(nèi)容詳細(xì)介紹的是Verilog HDL教程135例免費(fèi)下載。

2021-01-21 16:30:53

如何使用Verilog HDL描述可綜合電路？

1、如何使用Verilog HDL描述可綜合電路 Verilog 有什么奇技淫巧？我想最重要的是理解其硬件特性。Verilog HDL語(yǔ)言?xún)H是對(duì)已知硬件電路的文本描述。所以編寫(xiě)前：對(duì)所需實(shí)現(xiàn)的硬件

2021-04-04 11:19:00

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Verilog HDL基礎(chǔ)語(yǔ)法入門(mén)

簡(jiǎn)單介紹Verilog HDL語(yǔ)言和仿真工具。

2021-05-06 16:17:10

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Verilog HDL verilog hdl和vhdl的區(qū)別

Verilog HDL是一種以文本形式描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的硬件描述語(yǔ)言，也可描述邏輯電路圖、邏輯表達(dá)式等。Verilog HDL和VHDL是目前主流的、最受歡迎的兩種硬件描述語(yǔ)言。

2021-07-23 14:36:55

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Verilog HDL入門(mén)教程.pdf

Verilog HDL入門(mén)教程.pdf

2021-11-02 16:27:14

108

嵌入式開(kāi)發(fā)Verilog教程（二）——Verilog HDL設(shè)計(jì)方法概述

2021-11-03 16:36:01

簡(jiǎn)述Verilog HDL中阻塞語(yǔ)句和非阻塞語(yǔ)句的區(qū)別

? 在Verilog中有兩種類(lèi)型的賦值語(yǔ)句：阻塞賦值語(yǔ)句（“=”）和非阻塞賦值語(yǔ)句（“=”）。正確地使用這兩種賦值語(yǔ)句對(duì)于Verilog的設(shè)計(jì)和仿真非常重要。 Verilog語(yǔ)言中講的阻塞賦值

2021-12-02 18:24:36

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（70）Verilog HDL測(cè)試激勵(lì)：復(fù)位激勵(lì)2

2021-12-29 19:42:09

（69）Verilog HDL測(cè)試激勵(lì)：時(shí)鐘激勵(lì)2

2021-12-29 19:42:19

（59）Verilog HDL測(cè)試激勵(lì)：時(shí)鐘激勵(lì)1

2021-12-29 19:42:29

（77）Verilog HDL測(cè)試激勵(lì)：復(fù)位激勵(lì)3

2021-12-29 19:42:39

（60）Verilog HDL測(cè)試激勵(lì)：復(fù)位激勵(lì)1

2021-12-29 19:42:49

（76）Verilog HDL測(cè)試激勵(lì)：時(shí)鐘激勵(lì)3

2021-12-29 19:43:00

Verilog HDL入門(mén)教程-Verilog HDL的基本語(yǔ)法

Verilog HDL入門(mén)教程-Verilog HDL的基本語(yǔ)法

2022-01-07 09:23:42

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時(shí)序邏輯中的阻塞和非阻塞

Verilog HDL的賦值語(yǔ)句分為阻塞賦值和非阻塞賦值兩種。阻塞賦值是指在當(dāng)前賦值完成前阻塞其他類(lèi)型的賦值任務(wù)，阻塞賦值由=來(lái)完成；非阻塞賦值在賦值的同時(shí)，其他非阻塞賦值可以同時(shí)被執(zhí)行，非阻塞賦值由《=來(lái)完成。

2022-03-15 13:53:08

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