給FPGA設(shè)計(jì)師的強(qiáng)烈建議 - 電子工程師經(jīng)驗(yàn)：FPGA設(shè)計(jì)風(fēng)格須知

　　五.強(qiáng)烈建議

　　1、 聲明多位的變量(寄存器)時(shí)，使用由高到的的方式：reg [31:0] addr;

　　2、 聲明寄存器組時(shí)，寄存器的位數(shù)由高到低，維數(shù)由低到高： reg [32-1:0] mem [0:15]

　　3、 if -else嵌套不超過7層，case語句要有保護(hù)語句default

　　4、 在verilog語法中， if...else if ... else 語句是有優(yōu)先級的，一般說來第一個(gè)if的優(yōu)先級最高，最后一個(gè)else的優(yōu)先級最低。如果描述一個(gè)編碼器，在XILINX的XST綜合參數(shù)就有一個(gè)關(guān)于優(yōu)先級編碼器硬件原語句的選項(xiàng)Priority Encoder Extraction.而case語句是"平行"的結(jié)構(gòu)，所有的case的條件和執(zhí)行都沒有“優(yōu)先級”。而建立優(yōu)先級結(jié)構(gòu)會消耗大量的組合邏輯，所以如果能夠使用case語句的地方，盡量使用case替換if...else結(jié)構(gòu)。

　　5、 在無明確要生成鎖存器時(shí)，要寫完整的選擇分支，避免產(chǎn)生鎖存器

　　6、 采用2段式或3段式FSM做設(shè)計(jì)，盡量避免采用1段式

　　7、 建議模塊所有輸入信號經(jīng)過一級寄存器，縮短組合邏輯路徑

　　8、 一行程序以小于80 字符為宜，不要寫得過長

　　在例化時(shí)(即不同模塊的端口綁定)，盡量使用名字關(guān)聯(lián)，不要使用位置聯(lián)。這樣有利于調(diào)試和增加代碼的易讀性。

　　六.推薦使用

　　1、 盡量使用無路徑的“include”命令行; HDL應(yīng)當(dāng)與環(huán)境無關(guān)，如示例代碼(17)：

　　`include “../mem_map.inc” `include “mem_map.inc”

　　示例代碼15 糟糕的風(fēng)格 示例代碼15良好的風(fēng)格

　　2、 在不同的層級上使用統(tǒng)一的信號名;容易跟蹤信號，網(wǎng)表調(diào)試也容易

　　3、在頂層文件模塊中，在開始的時(shí)間標(biāo)度命令中寫 “timescale 1ns/10ps”; 子模塊就不要寫了。便于統(tǒng)一修改。綜合時(shí)，也容易注釋掉。
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　　電子發(fā)燒友網(wǎng)【編輯總結(jié)】：好了，說到這里，想必大家對我們的FPGA設(shè)計(jì)風(fēng)格和必知事項(xiàng)已經(jīng)有了一定的了解了。學(xué)以致用，那么接下來的話，就要將這些規(guī)則應(yīng)用到我們的實(shí)踐之中。希望感興趣的你們在看完這篇文章后，能夠自己去實(shí)踐實(shí)踐，加深印象。更多相關(guān)FPGA的內(nèi)容盡在電子發(fā)燒友網(wǎng)，歡迎大家多多關(guān)注!

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