基于FPGA的數(shù)字中頻接收和恢復系統(tǒng)設計 - 全文

　　直接數(shù)字頻率合成（Direct Digital Synthesizer，DDS）作為一種先進的信號產(chǎn)生技術(shù)，與傳統(tǒng)的頻率合成技術(shù)相比，DDS具有分辨率高、轉(zhuǎn)換速度快、功耗低和成本低等優(yōu)點，經(jīng)過40年的發(fā)展，已被廣泛用于數(shù)字信號處理、軟件無線電等領(lǐng)域。在現(xiàn)在的雷達系統(tǒng)中，高速高寬帶是現(xiàn)行的趨勢，傳統(tǒng)的并行傳輸技術(shù)由于存在碼間串擾、串音干擾和直流偏移等缺點，難以滿足高速高帶寬的傳輸要求。目前國內(nèi)外有關(guān)雷達高速寬帶信號接收和恢復技術(shù)的研究很廣泛，多采用軟硬件相結(jié)合的設計方式，系統(tǒng)靈活，同時滿足信號實時輸出的要求。

　　文中討論的基于AD9957的多波形雷達信號恢復實現(xiàn)方案，融合了光纖通信、現(xiàn)場可編程門陣列（Field-Programmable Gate Array，FPGA）和DDS等技術(shù)，具有誤碼率低、抗干擾性強、實時性強、數(shù)字化、可編程和多功能等特點。

　　1 系統(tǒng)設計方案

　　系統(tǒng)的設計結(jié)構(gòu)如圖1所示。主要有光纖接收電路、FPGA單元、正交數(shù)字上變頻器（Quadrature Digital Up Conversion，QDUC）及信號調(diào)理電路組成。光纖傳輸?shù)氖且呀?jīng)被編碼、校驗、成幀后的數(shù)據(jù)，其接收電路主要由TLK1501電路完成，負責將光電轉(zhuǎn)換后的串行數(shù)據(jù)流轉(zhuǎn)換為并行數(shù)據(jù)。FPGA采用Altera公司帶有收發(fā)器的EP1AGX20CF48416N，完成光纖數(shù)據(jù)的解幀、校驗和解碼，剝離出有效的數(shù)據(jù)。同時，光收發(fā)器也可直接與FPGA連接，增強了系統(tǒng)的靈活性。正交數(shù)字上變頻器（QDUC）采用AD9957實現(xiàn)，完成基帶信號的數(shù)字上變頻（Digital Up Convei ter，DUC）和數(shù)模轉(zhuǎn)換（Digital Analog Converter，DAC）。信號調(diào)理電路將模擬信號濾波提純。

　　2 TLK1501接口設計

　　TLK1501是德州儀器推出的0．6～1．5 Gbit？s-1高速串行器／解串器，內(nèi)部集成了8b／10b編解碼模塊。TLK1501有兩種工作模式，一是收發(fā)模式，二是只發(fā)模式。在收發(fā)模式下，TLK1501的發(fā)送和接收需要嚴格的同步，如果接收側(cè)斷開，則發(fā)送端自動發(fā)送同步碼，直到接收側(cè)重新同步。在只發(fā)模式下，TLK1501只是單向發(fā)送，接收端輸出為高阻態(tài)。在實際使用中，本系統(tǒng)用到了TLK1501的第一種工作模式，但只用到了TLK1501的接收數(shù)據(jù)功能。在接收數(shù)據(jù)時，TLK1501的DINRXP／DINRXN管腳上的高速串行數(shù)據(jù)流經(jīng)過串并轉(zhuǎn)換和10b／8b解碼后恢復成16 bit并行數(shù)據(jù)，當RX_DV為高同時RX_ER為低時，在RX_CLK上升沿時，RXD［15．．0］端口輸出有效數(shù)據(jù)。應用中TLK1501的接收時序如圖2所示。

　　3 AD9957接口設計

　　AD9957是正交數(shù)字上變頻器（QDUC）系列中的第3款產(chǎn)品，其將一個高速、直接數(shù)字頻率合成器（DDS）、一個高性能高速14位數(shù)模轉(zhuǎn)換器（DAC）、時鐘乘法器電路、數(shù)字濾波器和其他DSP功能集成在一個芯片上，可以在有線或無線通信系統(tǒng)中為數(shù)據(jù)傳輸提供基帶上變頻。AD9957有3種基本的工作模式：QDUC模式、插值DAC模式和單音模式，系統(tǒng)需要用到QDUC模式，如圖3所示。

　　3．1 串行接口設計

　　AD9957的配置是通過同步串行通訊端口實現(xiàn)的，可以方便地與多種工業(yè)用微處理器接口連接，并兼容多種同步傳輸格式。本設計通過在FPGA內(nèi)部編寫同步串行通訊邏輯實現(xiàn)對AD9957的配置。其串行通訊周期分為兩個階段，第一階段是傳輸指令階段，將指令字寫入AD9957，指令字主要包括要訪問的寄存器地址，以及將進行的數(shù)據(jù)傳輸是讀操作還是寫操作。第二階段是數(shù)據(jù)傳輸階段，將數(shù)據(jù)從串行端口控制器向串行端口緩沖區(qū)傳輸數(shù)據(jù)，傳輸?shù)腂yte數(shù)取決與要訪問的寄存器。其時序控制圖如圖4所示。

　　3．2 并行接口設計

　　AD9957有一個18位的并行數(shù)據(jù)輸入端口，在QDUC模式下，F(xiàn)PGA將I／Q數(shù)據(jù)基帶數(shù)據(jù)交替的輸入到AD9957內(nèi)部。基帶數(shù)據(jù)的時鐘PDCLK由AD9957提供，最高支持250 MHz的并行數(shù)據(jù)時鐘，同時也是并行數(shù)據(jù)的采樣時鐘。系統(tǒng)中PDCLK工作在200 MHz。AD9957在TxENABLE的上升沿準備接收第一個I字，在PDCLK的有效沿上，第一個I字被鎖存至器件，PDCLK的下一有效沿鎖存一個Q字，依次類推。需要特別注意的是：確保向器件中送入偶數(shù)個數(shù)據(jù)，因為器件必須捕捉到一個I字和一個Q字，然后才能使接收到的數(shù)據(jù)沿著信號鏈處理。

　　值得注意的是，AD9957的并行數(shù)據(jù)傳輸速度較高，容易發(fā)生調(diào)制數(shù)據(jù)時序問題，會導致I／Q基帶數(shù)據(jù)相位不平衡等問題，嚴重時，會導致調(diào)制數(shù)據(jù)錯誤。因此，在進行硬件設計時，需嚴格按照AD9957的并行數(shù)據(jù)傳輸時序要求操作，必要時在FPGA內(nèi)部對時序進行優(yōu)化，以提高數(shù)字正交調(diào)制器的調(diào)制效果。

　　4 系統(tǒng)工作原理

　　FPGA是系統(tǒng)的核心，F(xiàn)PGA從TLK1501中接收數(shù)據(jù)，經(jīng)過處理后，將有效數(shù)據(jù)送到AD9957并行數(shù)據(jù)輸入端口，由AD9957完成信號的恢復。

　　系統(tǒng)中光纖的傳輸速率為1．2Gbit？s-1，在TLK1501中經(jīng)過10b／8b解碼后，其有效數(shù)據(jù)的傳輸速率為960 Mbit？s-1，經(jīng)過時鐘恢復，數(shù)據(jù)對齊后，轉(zhuǎn)換為16位并行數(shù)據(jù)輸出，等效并行傳輸速率為60 MHz，因此，F(xiàn)PGA需要為TLK1501提供60 MHz的配置時鐘。

　　TLK1501中接收到了并行數(shù)據(jù)，在FPGA中需進一步的處理，分離出幀命令字，提取有效數(shù)據(jù)，并進行CRC校驗，其信號處理流程如圖6所示。

　　編解碼過程是面向字節(jié)，既需要將TLK1501接收到的每個16bit數(shù)據(jù)拆解成2Byte，再依次對每一個Byte進行處理。因此，系統(tǒng)設計了一個乒乓操作，其操作過程下文將詳細敘述。在數(shù)據(jù)編碼時，采用了比特填充法，即將數(shù)據(jù)中出現(xiàn)的每個0X7E轉(zhuǎn)變成0X7D和0X5E，每個0X7D轉(zhuǎn)變成0X7D和0X5D。解碼過程是編碼的逆過程，即將數(shù)據(jù)中兩個連續(xù)出現(xiàn)的0X7D和0X5D還原成0X7E，將兩個連續(xù)出現(xiàn)的0X7D和0X5D還原成0X7D。

　　循環(huán)冗余檢驗碼，是一種檢出概率高、易于硬件實現(xiàn)的檢錯碼。系統(tǒng)采用的CRC生成多項式為G（x）=，系統(tǒng)借助FPGA寄存器資源和并行處理數(shù)據(jù)時高速流水線優(yōu)勢，根據(jù)數(shù)學算法上的超前位計算原理，系統(tǒng)實現(xiàn)高速有效的CRC計算，很好地使資源和速度平衡。在CRC校驗正確的情況下，進行下一步處理。當前幀輸出的前25 Byte為系統(tǒng)的控制字，最后的2 Byte為CRC校驗的高8位和低8位，在此單獨分離出來，剩余的數(shù)據(jù)位為有效數(shù)據(jù)。

　　在進行數(shù)據(jù)緩存時，系統(tǒng)采用乒乓操作實現(xiàn)。提取出來的有效數(shù)據(jù)通過“輸入選擇”單元將數(shù)據(jù)流交替分配到兩個數(shù)據(jù)緩沖區(qū)，在本系統(tǒng)中，數(shù)據(jù)緩沖模塊采用雙口RAM實現(xiàn)。在第一個緩沖周期，將輸入的數(shù)據(jù)暫存到“雙口RAM1”，在第2個緩沖周期，通過“輸入選擇”單元的切換，將輸入的數(shù)據(jù)暫存到“雙口RAM2”，同時“雙口RAM1”中暫存的第1個周期數(shù)據(jù)通過“輸出選擇”單元的選擇，由AD9957控制邏輯按照時序要求并行輸出；在第3個緩沖周期通過“輸入選擇”單元的再次切換，將輸入的數(shù)據(jù)暫存到“雙口RAM1”，同時“雙口RAM2”暫存的第2個周期數(shù)據(jù)通過“輸出選擇”單元的切換，由AD9957控制邏輯時序要求并行輸出，如此循環(huán)。通過“輸入選擇”單元和“輸出選擇”單元按時鐘節(jié)拍、相互配合的切換，將經(jīng)過緩沖的數(shù)據(jù)流連續(xù)地送到“數(shù)據(jù)流運算處理模塊”進行運算或處理，實現(xiàn)了對數(shù)據(jù)流進行流水線式的處理，完成數(shù)據(jù)的無縫緩沖與處理。

　　5 測試結(jié)果

　　在雷達中頻采集后，經(jīng)過預處理，得到寬帶為20 MHz的零中頻信號，并通過光線傳輸?shù)较到y(tǒng)中。FPCA通過合理的配置TLK1501和AD99 57，將接收到的數(shù)據(jù)上變頻到200 MHz。圖7為SignalTap邏輯分析儀采集到寬帶為20 MHz的零中頻信號時域波形圖，圖8為頻譜儀觀測到的AD9957在正交調(diào)制模式下的輸出結(jié)果，從輸出可以看出，信號中心頻率為200 MHz，信號的帶寬為20 MHz，從而驗證了系統(tǒng)設計的正確性。

　　6 結(jié)束語

　　系統(tǒng)以FPGA為核心，設計了一款高速、高性能的數(shù)字中頻接收和恢復系統(tǒng)。本設計具有以下特點：采用光纖通信技術(shù)，實現(xiàn)了數(shù)字信號的實時接收，具有傳輸誤碼率低、工作性能穩(wěn)定、抗干擾性強的優(yōu)點；采用DDS技術(shù)，實現(xiàn)了輸出高穩(wěn)定度的數(shù)字正交調(diào)制要求。FPGA較大的靈活性為系統(tǒng)的實現(xiàn)提供了保證，硬件結(jié)構(gòu)簡單，功能清晰明了。但是，TLK1501依舊沒有把光線通信的優(yōu)勢充分體現(xiàn)，EP1AGX20CF48416內(nèi)部含有光纖收發(fā)器，若用FPGA內(nèi)部的光纖收發(fā)模塊，則可進一步提高傳輸速率，改善系統(tǒng)的性能。