約束設(shè)計(jì)與時(shí)序分析6.1 概述6.2 時(shí)序約束6.3 約束編輯器6.4 時(shí)序分析器6.5 本章小結(jié)第7章 可編程邏輯器件的高級(jí)設(shè)計(jì)7.1 概述7.2 宏生成器7.3 增量設(shè)計(jì)7.4 模塊化設(shè)計(jì)7.5
2012-02-27 14:43:30
可編程邏輯器件到底是干什么用的呢，簡(jiǎn)單的說(shuō)，就是通過(guò)重新寫(xiě)程序，重新注入到這個(gè)器件中達(dá)到實(shí)現(xiàn)其它的功能。最常見(jiàn)的當(dāng)屬電腦了。電腦本身除了加法，減法和簡(jiǎn)單的邏輯運(yùn)算四種。比如要是想實(shí)現(xiàn)一個(gè)功能讓電腦
2014-04-15 10:02:54
可編程邏輯器件FPGA／CPLD結(jié)構(gòu)與應(yīng)用.ppt
2017-01-21 20:34:49
可編程邏輯器件(prog ramm able logic device,PLD)件的功能不是固定不變的,它可根據(jù)用戶的需要而進(jìn)行改變,即由編程的方法來(lái)確定器件的邏輯功能。可編程邏輯器件自 20 世紀(jì)
2019-02-26 10:08:08
可編程邏輯器件實(shí)驗(yàn)指導(dǎo)書(shū)
2009-09-16 15:11:22
可編程邏輯器件是如何發(fā)展的？
2021-04-29 06:23:22
PLD比學(xué)習(xí)單片機(jī)要簡(jiǎn)單的多，有數(shù)字電路基礎(chǔ)，會(huì)使用計(jì)算機(jī)，就可以進(jìn)行PLD的開(kāi)發(fā)。不熟悉PLD的朋友，可以先看一看可編程邏輯器件的發(fā)展歷程。開(kāi)發(fā)PLD需要了解兩個(gè)部分：1.PLD開(kāi)發(fā)軟件 2.PLD
2009-06-20 10:38:05
PLD可編程邏輯器件 英文全稱為：programmable logic device 即 PLD。PLD是做為一種通用集成電路產(chǎn)生的，他的邏輯功能按照用戶對(duì)器件編程來(lái)確定。一般的PLD的集成度很高
2021-07-22 09:05:48
` 本帖最后由 eehome 于 2013-1-5 09:47 編輯
XILINX可編程邏輯器件設(shè)計(jì)技術(shù)詳解第1章 可編程邏輯器件設(shè)計(jì)流程導(dǎo)論11.1 設(shè)計(jì)流程概述11.2 設(shè)計(jì)輸入和綜合
2012-04-24 09:18:46
專家都是如何使用超低功耗的復(fù)雜可編程邏輯器件（CPLD）的？從他們的嵌入式設(shè)計(jì)中的I/O子系統(tǒng)中學(xué)到了什么？
2021-04-08 06:31:20
為什么復(fù)雜可編程邏輯器件需要重新上電才能工作？如何去解決AVR單片機(jī)上電復(fù)位不可靠的問(wèn)題？
2021-07-07 06:53:08
- 固定邏輯器件和可編程邏輯器件。一如其名，固定邏輯器件中的電路是永久性的，它們完成一種或一組功能 -- 一旦制造完成，就無(wú)法改變。另一方面，可編程邏輯器件（PLD）是能夠?yàn)榭蛻籼峁┓秶鷱V泛的多種邏輯容量
2009-05-29 11:36:21
分享一款不錯(cuò)的基于可編程邏輯器件PLD的數(shù)字電路設(shè)計(jì)方案
2021-04-30 06:34:54
摘要：介紹了可編程邏輯器件在數(shù)字信號(hào)處理系統(tǒng)中的應(yīng)用。并運(yùn)用VHDL語(yǔ)言對(duì)采用Lattice公司的ispLSI1032E可編程邏輯器件所構(gòu)成的乘法器的結(jié)構(gòu)、原理及各位加法器的VHDL作了詳細(xì)的描述
2019-06-28 06:14:11
怎么實(shí)現(xiàn)基于可編程邏輯器件的數(shù)字電路設(shè)計(jì)？
2021-05-06 08:36:18
本文以乘法器的設(shè)計(jì)為例，來(lái)說(shuō)明采用可編程邏輯器件設(shè)計(jì)數(shù)字系統(tǒng)的方法。
2021-04-29 06:22:10
數(shù)字電子技術(shù)-- 可編程邏輯器件[hide][/hide]
2017-03-05 10:51:17
數(shù)字電子技術(shù)--可編程邏輯器件[hide][/hide]
2017-05-01 22:29:19
本文提出一種利用復(fù)雜可編程邏輯器件（Complex Programmable Logic Device，CPLD）設(shè)計(jì)技術(shù)［3］實(shí)現(xiàn)專用鍵盤(pán)接口芯片的方案。
2021-04-15 06:55:36
如何選擇PLC可編程邏輯器件？
2021-04-27 06:39:03
可編程邏輯器件設(shè)計(jì)
(264頁(yè)，nlc格式)
2006-03-25 16:41:01
66 XC6SLX100-3FGG484C FPGA現(xiàn)場(chǎng)可編程邏輯器件 XILINX 現(xiàn)場(chǎng)可編程門(mén)陣列
2022-08-04 11:37:16
本文通過(guò)詳細(xì)介紹PLD 器件在積分式A/D 轉(zhuǎn)換器數(shù)字控制部分的設(shè)計(jì)，說(shuō)明可編程邏輯器件（PLD）主要是復(fù)雜可編程邏輯器件（CPLD）在數(shù)字邏輯系統(tǒng)設(shè)計(jì)中良好的移植性及穩(wěn)定性。
2009-08-29 10:17:4328 一種基于可編程邏輯器件的等精度頻率計(jì)的設(shè)計(jì)原理、硬件組成和軟件實(shí)現(xiàn)關(guān)鍵詞：可編程邏輯器等精度 頻率 周期 脈寬 占空比
2009-09-07 16:05:3431 可編程邏輯器件應(yīng)用設(shè)計(jì)技巧100問(wèn)：1． 么是.scf？答：SCF文件是MAXPLUSII的仿真文件, 可以在MP2中新建.2． 用Altera_Cpld作了一個(gè)186（主CPU）控制sdram的控制接口, 發(fā)現(xiàn)問(wèn)題：要使得s
2009-10-01 19:00:0041 可編程邏輯器件資料:Cyclone Device Handbook, Volume 1Stratix III Device Handbook, Volume 1MAX II Device Handbook
2009-12-08 16:32:170 可編程邏輯器件基礎(chǔ)及應(yīng)用實(shí)驗(yàn)指導(dǎo)書(shū)
《可編程邏輯器件基礎(chǔ)及應(yīng)用》是一門(mén)側(cè)重掌握可編程邏輯器件的基本結(jié)構(gòu)和原理的課程。重點(diǎn)是使學(xué)生掌握基于可編程
2010-03-24 14:22:4629 第三十二講 可編程邏輯器件及應(yīng)用第10章 可編程邏輯器件及應(yīng)用10.1 概述10.1.1 PLD器件的基本結(jié)構(gòu)10.1.2 PLD器件的分類10.1.3 PLD器件的優(yōu)點(diǎn)一、
2009-03-30 16:37:51
1333 
【摘 要】 介紹了可編程邏輯器件的結(jié)構(gòu)、優(yōu)點(diǎn)，及其在一種高準(zhǔn)確度A／D轉(zhuǎn)換器中的應(yīng)用。設(shè)計(jì)中采用了通用陣列邏輯芯片GAL16V8。
2009-05-15 22:30:08781 
什么是PLD(可編程邏輯器件)
PLD是可編程邏輯器件（Programable Logic Device）的簡(jiǎn)稱，F(xiàn)PGA是現(xiàn)場(chǎng)可編程門(mén)陣列（Field Programable Gate Array)
2009-06-20 10:32:3214283 
基于可編程邏輯器件的數(shù)字電路設(shè)計(jì)
0 引 言
可編程邏輯器件PLD(Programmable Logic De-vice)是一種數(shù)字電路，它可以由用戶來(lái)進(jìn)行編程和進(jìn)行配置，利用它可以
2009-11-16 10:46:411473 
7.1 可編程邏輯器件的基本原理 7.2 可編程邏輯器件的設(shè)計(jì)技術(shù) 7.3 可編程邏輯器件的編程與配置
2012-05-23 10:46:19142 Xilinx可編程邏輯器件的高級(jí)應(yīng)用與設(shè)計(jì)技巧 作者：孫航；出版社：電子工業(yè)出版社 內(nèi)容簡(jiǎn)介：介紹了Xilinx器件的結(jié)構(gòu)和特性；以及ISE及其輔助設(shè)計(jì)工具，嵌入式處理器的原理與設(shè)計(jì)，
2012-11-28 14:18:01249 可編程邏輯器件簡(jiǎn)介，相關(guān)詳細(xì)學(xué)習(xí)。
2016-04-26 16:55:360 可編程邏輯器件學(xué)習(xí)，壓縮包內(nèi)共10篇學(xué)文檔
2016-09-02 16:54:4038 可編程邏輯器件FPGA／CPLD結(jié)構(gòu)與應(yīng)用
2016-12-11 23:38:390 數(shù)字電子技術(shù)--可編程邏輯器件
2016-12-12 22:07:220 數(shù)字電子技術(shù)-- 可編程邏輯器件
2016-12-12 22:07:220 PicoBlaze微控制器支持最大256個(gè)輸入口和256 個(gè)輸出口，PicoBlaze與輸入和輸出有關(guān)的信號(hào)在“PicoBlaze微控制器接口信號(hào)”部分有詳細(xì)說(shuō)明，包括PORT_ID[7:0]、IN_PORT[7:0]、OUT_PORT[7:0]、READ_STROBE WRITE_STROBE。
2017-02-11 05:23:03310 
PicoBlaze微控制器實(shí)際上包含兩個(gè)部分，分別是內(nèi)核KCPSM3 和指令存儲(chǔ)器ROM。
2017-02-11 05:26:11354 
通常情況下，如果對(duì)性能要求不是太高，最好是讓PicoBlaze在低頻下工作，因?yàn)樗幚淼耐庠O(shè)一般為低速設(shè)備，例如，串行通信，按鍵等。另外，低頻工作也會(huì)減少等待周期，降低系統(tǒng)功耗。
2017-02-11 05:29:11622 
1. PICOBLAZE 嵌入式系統(tǒng)，包括1 個(gè)8 位的方波輸出口，一個(gè)驅(qū)動(dòng)兩位7 段LED 的輸出口，一個(gè)時(shí)鐘輸入和一個(gè)中斷輸入。
2017-02-11 05:34:11572 
我們知道，PicoBlaze微控制器只提供一個(gè)中斷輸入口，如果設(shè)計(jì)中需要多個(gè)中斷，可以在FPGA中用邏輯實(shí)現(xiàn)。
2017-02-11 05:59:39379 
可以將綜合后網(wǎng)表文件導(dǎo)入PlanAhead，然后在PlanAhead 中完成關(guān)鍵時(shí)鐘，以及相關(guān)聯(lián)的I/O 端口的分配。
2017-02-11 06:08:00546 
在ISE 中可以進(jìn)行時(shí)序分析，在PlanAhead 中同樣也可以進(jìn)行時(shí)序分析。下面介紹用PlanAhead 進(jìn)行時(shí)序分析的步驟。
2017-02-11 06:13:11437 
FloorPlanning 工具是PlanAhead 的一個(gè)組成部分，用它可以對(duì)FPGA 設(shè)計(jì)進(jìn)行分析，首先找到設(shè)計(jì)中的時(shí)序問(wèn)題或者擁塞的問(wèn)題，然后再通過(guò)使用PloorPlanning 約束，以指導(dǎo)實(shí)現(xiàn)工具產(chǎn)生更優(yōu)的結(jié)果。
2017-02-11 06:18:30572 
本節(jié)將簡(jiǎn)單介紹在PlanAhead工具中如何應(yīng)用ChipScope核和分析工具進(jìn)行邏輯調(diào)試與驗(yàn)證。先通過(guò)一個(gè)向?qū)hipScope核插入設(shè)計(jì)中，選擇待測(cè)試的網(wǎng)線，并進(jìn)行例化、連接和綜合，最后，導(dǎo)入布局和時(shí)序報(bào)告，產(chǎn)生位流文件，用ChipScope分析器進(jìn)行驗(yàn)證。
2017-02-11 06:24:35678 
設(shè)計(jì)者可以在【Clock Regions】窗口、【I/O Ports】窗口或者【Package Pins】窗口選擇一個(gè)或多個(gè)對(duì)象，或者單擊按鈕取消所有選擇，再運(yùn)行【Tools】→【Clear Placement Constraints】命令
2017-02-11 06:56:38519 
FPGA和PCB設(shè)計(jì)人員保留一定數(shù)量FPGA引腳作為測(cè)試引腳，F(xiàn)PGA設(shè)計(jì)者在編寫(xiě)FPGA代碼時(shí)，將需要觀察的FPGA內(nèi)部信號(hào)定義為模塊的輸出，在綜合實(shí)現(xiàn)時(shí)再把這些信號(hào)鎖定到保留的測(cè)試引腳上，最后連接示波器或邏輯分析儀的探頭到這些測(cè)試腳進(jìn)行觀測(cè)。
2017-02-11 07:11:33561 
ChipScope Pro 提供了多種不同功能的調(diào)試內(nèi)核，通常分成三類：邏輯調(diào)試內(nèi)核、誤比特率測(cè)試核和集成總線分析核。用戶根據(jù)系統(tǒng)的調(diào)試要求，應(yīng)用不同的調(diào)試內(nèi)核，方便快速地找到設(shè)計(jì)中存在的問(wèn)題。
2017-02-11 07:13:07577 
Xilinx針對(duì)不同類型的調(diào)試IP核，提供了不同的核生成器。本節(jié)重點(diǎn)介紹Xilinx Core Generator Tool（Xilinx IP核生成器）所支持的ChipScope Pro調(diào)試IP核ICON、ILA、VIO和ATC2及其屬性
2017-02-11 07:14:11761 
雙擊【Xilinx Core Generator】，打開(kāi)現(xiàn)有的IP核工程項(xiàng)目或者創(chuàng)建一個(gè)新的IP核工程?！綱iew by function】→【Debug & Verification】→【ChipScope Pro】
2017-02-11 07:15:31483 
下面通過(guò)一個(gè)簡(jiǎn)單8位計(jì)數(shù)器的例子，了解如何在工程中添加ChipScope Pro內(nèi)核生成器的各個(gè)IP核，對(duì)FPGA內(nèi)部節(jié)點(diǎn)和邏輯進(jìn)行觀測(cè)。在該實(shí)例中，我們將調(diào)用一個(gè)ICON、一個(gè)ILA和一個(gè)VIO。
2017-02-11 07:19:40766 
ChipScope Pro 分析工具（Analyzer tool）直接與ICON、ILA、IBA、VIO及IBERT核相連，用戶可以實(shí)時(shí)地創(chuàng)建或修改觸發(fā)條件。
2017-02-11 07:25:001486 
ChipScope Pro內(nèi)核插入器的文件后綴名為cdc。在ISE工程中可以創(chuàng)建一個(gè)新的cdc程序，也可以在實(shí)現(xiàn)流程中激活內(nèi)核插入器。
2017-02-11 07:29:12765 
PlanAhead工具是Xilinx提供的一個(gè)集成的、可視化的FPGA設(shè)計(jì)工具，它可以被應(yīng)用于FPGA設(shè)計(jì)過(guò)程中的不同階段，常見(jiàn)的應(yīng)用包括用PlanAhead進(jìn)行RTL源代碼的開(kāi)發(fā)、I/O引腳規(guī)劃
2017-02-11 07:29:131702 
這里介紹如何用PlanAhead進(jìn)行RTL代碼開(kāi)發(fā)與分析。需要說(shuō)明一點(diǎn)，本章所用的所有實(shí)例都可以在PlanAhead的安裝目錄E:\Xilinx\11.1\PlanAhead\testcases\PlanAhead_Tutorial下找到，本節(jié)使用的是source文件夾中的文件。
2017-02-11 07:34:36618 
PlanAhead允許導(dǎo)入多種不同類型的源文件，包括HDL和NGC核。在RTL編輯器中可以打開(kāi)、編輯、開(kāi)發(fā)RTL源文件。下面我們介紹【Sources】源文件視圖和RTL編輯器的使用。
2017-02-11 07:38:11882 
下面通過(guò)一個(gè)簡(jiǎn)單的實(shí)例介紹如何創(chuàng)建PlanAhead項(xiàng)目，進(jìn)行I/O規(guī)劃。
2017-02-11 07:48:11301 
最大化【Package Pins】，如圖10-45 所示， 和按鈕配合，完成對(duì)器件引腳的排序，如圖中我們將所有VREF 引腳排在一起，選中所有VREF 引腳，右鍵功能選擇【Set Prohibit】，禁止所有VREF 引腳的分配。
2017-02-11 07:51:11563 
除了全局時(shí)鐘緩沖器外，Spartan-6還包含驅(qū)動(dòng)高速I/O時(shí)鐘區(qū)域的時(shí)鐘緩沖器。
2017-02-11 08:39:111198 
Spartan-6的時(shí)鐘布線網(wǎng)絡(luò)包括由BUFGMUX驅(qū)動(dòng)的全局時(shí)鐘網(wǎng)絡(luò)和由I/O時(shí)鐘緩沖器（BUFIO2）、PLL時(shí)鐘緩沖器（BUFPLL）驅(qū)動(dòng)的I/O區(qū)域時(shí)鐘網(wǎng)絡(luò)。
2017-02-11 08:42:11658 
Spartan-6 CMT是一個(gè)靈活、高性能的時(shí)鐘管理模塊。它位于芯片中央、垂直的全局時(shí)鐘網(wǎng)絡(luò)旁。如圖2-17所示，它包含一個(gè)PLL和兩個(gè)DCM。
2017-02-11 08:43:50727 
Spartan-6 器件最多包含6 個(gè)CMT，12 個(gè)PLL。PLL 的主要用途是作為頻率合成器，產(chǎn)生更寬范圍的頻率輸出，在與CMT 中的DCM 連接時(shí)，具有良好的濾波功能。
2017-02-11 08:45:121145 
Spartan-6中的BRAM存儲(chǔ)18Kbit數(shù)據(jù)，能配置成兩個(gè)獨(dú)立的9Kbit BRAM或者一個(gè)18Kbit BRAM。每個(gè)RAM可以通過(guò)兩個(gè)端口尋址，也可以配置成單口RAM。BRAM包含輸出寄存器以增加流水線性能。BRAM 在器件中按列排列，其數(shù)量取決于Spartan-6 器件的容量。
2017-02-11 08:49:36640 
所有的Spartan-6 FPGA有高性能的可配置SelectIO驅(qū)動(dòng)器與接收器，支持非常廣泛的接口標(biāo)準(zhǔn)?？梢酝ㄟ^(guò)編程控制I/O的輸出強(qiáng)度、斜率以及片上終端OCT。
2017-02-11 08:53:116490 
為了適應(yīng)越來(lái)越復(fù)雜的DSP運(yùn)算，Spartan-6在Spartan 3A DSP模塊DSP48A 基礎(chǔ)上，不斷進(jìn)行功能擴(kuò)展，推出了功能更強(qiáng)大的DSP48A1 SLICE。
2017-02-11 08:53:13992 
Spartan-6器件具有2或4個(gè)專用嵌入式多端口存儲(chǔ)器控制器模塊（MCB），實(shí)現(xiàn)了到4個(gè)常見(jiàn)存儲(chǔ)器標(biāo)準(zhǔn)的簡(jiǎn)單連接：DDR3、DDR2、DDR 和LPDDR（移動(dòng)DDR）。
2017-02-11 09:01:36703 
Spartan-6 FPGA系列為消費(fèi)、汽車、無(wú)線和其他價(jià)格敏感或大批量市場(chǎng)，提供了低風(fēng)險(xiǎn)和低成本的串行連接解決方案。
2017-02-11 09:02:37694 Spartan-6 LX平臺(tái)面向邏輯、DSP資源以及存儲(chǔ)模塊進(jìn)行了優(yōu)化，能夠以較低的功耗滿足更高的帶寬和性能需求；而Spartan-6 LXT面向邏輯、DSP以及存儲(chǔ)資源進(jìn)行優(yōu)化，同時(shí)提供低功耗3.125Gbit/s串行收發(fā)器，可以實(shí)現(xiàn)PCI-e、SATA等高速串行接口。
2017-02-11 09:03:36509 
Virtex-6是Xilinx 在2009年2月推出的新一代旗艦產(chǎn)品，采用了第三代Xilinx ASMBL架構(gòu)、40nm 工藝，提供多達(dá)760000 個(gè)邏輯單元，為業(yè)界成本最低、功耗最低、密度最高、性能最高、帶寬最大的FPGA。
2017-02-11 09:04:30466 
CLB是實(shí)現(xiàn)時(shí)序電路和組合電路的主要邏輯資源。
2017-02-11 09:05:38549 
為了更好的控制時(shí)鐘，Virtex-6器件分成若干個(gè)時(shí)鐘區(qū)域，最小器件有6個(gè)區(qū)域，最大器件有18個(gè)區(qū)域。每個(gè)時(shí)鐘區(qū)域高40個(gè)CLB。在時(shí)鐘設(shè)計(jì)中，推薦使用片上專用的時(shí)鐘資源，不推薦使用本地時(shí)鐘（如邏輯產(chǎn)生的時(shí)鐘）。
2017-02-11 09:10:111165 
除了豐富的時(shí)鐘網(wǎng)絡(luò)以外，Xilinx還提供了強(qiáng)大的時(shí)鐘管理功能，提供更多更靈活的時(shí)鐘。Xilinx在時(shí)鐘管理上不斷改進(jìn)，從Virtex-4的純數(shù)字管理單元DCM，發(fā)展到Virtex-5CMT（包含
2017-02-11 09:14:011030 
Virtex-6中嵌入BRAM，大大拓展了FPGA的應(yīng)用范圍和應(yīng)用的靈活性。BRAM可被配置為單端口RAM、雙端口RAM、內(nèi)容地址存儲(chǔ)器（CAM）以及FIFO等常用存儲(chǔ)結(jié)構(gòu)。
2017-02-11 09:16:12974 
為了適應(yīng)越來(lái)越復(fù)雜的DSP運(yùn)算，Virtex-6中嵌入了功能更強(qiáng)大的DSP48E1 SLICE，簡(jiǎn)化的DSP48E1模塊如圖5-16所示。
2017-02-11 09:17:131391 
Virtex-6每個(gè)I/O片（I/O Tile）包含兩個(gè)IOB、兩個(gè)ILOGIC、兩個(gè)OLOGIC 和兩個(gè)IODELAY，如圖5-24 所示。
2017-02-11 09:21:122426 
Virtex-6支持多種高速串行接口，其中高速串行模塊GTX收發(fā)器可以實(shí)現(xiàn)150Mbit/s～6.5Gbit/s的線速率。GTX收發(fā)器是芯片與芯片之間、板與板之間進(jìn)行串行通信的首選解決方案。GTX收發(fā)器具有以下特性。
2017-02-11 09:26:11636 
Vrtex-6 HXT器件內(nèi)的GTH模塊比GTX有更高的線速率，用它可以實(shí)現(xiàn)最高性能的高速串行收發(fā)器。GTH具有如下特性。
2017-02-11 09:27:411408 
Spartan-6的每個(gè)SLICE 有8個(gè)存儲(chǔ)元件，可以實(shí)現(xiàn)存儲(chǔ)功能。
2017-02-11 09:56:141115 
Spartan-6的時(shí)鐘緩沖器/多路復(fù)用器（BUFG或BUFPLL）可以直接驅(qū)動(dòng)時(shí)鐘輸入信號(hào)到時(shí)鐘線上，或者通過(guò)多路復(fù)用器在兩個(gè)不相關(guān)的信號(hào)甚至異步時(shí)鐘信號(hào)中切換。
2017-02-11 09:59:11795 
可編程邏輯器件（書(shū)皮）
2022-07-10 14:34:540 可編程邏輯器件原理、開(kāi)發(fā)與應(yīng)用
2017-09-19 16:04:4919 可編程邏輯器件（ProgrammableLogicDevice，PLD）是一種半定制集成電路，在其內(nèi)部集成了大量的門(mén)和觸發(fā)器等基本邏輯單元電路（LEs），用戶通過(guò)編程來(lái)改變PLD內(nèi)部電路的邏輯關(guān)系或連線，就可以得到所需要的設(shè)計(jì)電路。
2020-06-04 14:26:277380 可編程邏輯器件（PLD）是20世紀(jì)70年代發(fā)展起來(lái)的一種新型邏輯器件，是目前數(shù)字系統(tǒng)設(shè)計(jì)的主要硬件基礎(chǔ)。根據(jù)可編程邏輯器件結(jié)構(gòu)、集成度以及編程工藝的不同，它存在以下不同的分類方法。
2020-06-10 17:52:1926761 可編程邏輯器件PLD（Programmable Logic Device）就是一種可以由用戶定義和設(shè)置邏輯功能的數(shù)字集成電路，屬于可編程 ASIC。
2020-09-04 17:02:172383 可編程邏輯器件（PLD－－ProgrammableLogic Device）：器件的功能不是固定不變的，而是可根據(jù)用戶的需要而進(jìn)行改變，即由編程的方法來(lái)確定器件的邏輯功能。
2021-01-21 17:04:0033 可編程邏輯器件PLD課件下載
2021-08-13 10:58:2231 在過(guò)去的十年中，可編程邏輯器件（PLD）市場(chǎng)不斷增長(zhǎng)，對(duì)PLD的需求不斷增加。具有可編程特性且可編程的芯片稱為PLD。PLD也稱為現(xiàn)場(chǎng)可編程器件（FPD）。FPD用于實(shí)現(xiàn)數(shù)字邏輯，用戶可以配置集成電路以實(shí)現(xiàn)不同的設(shè)計(jì)。這種集成電路的編程是通過(guò)使用EDA工具進(jìn)行特殊編程來(lái)完成的。
2022-03-22 12:36:245304 電可編程邏輯器件（Electrically Programmable Logic Device,EPLD）是指采用電信號(hào)的可擦可編程邏輯器件。
2022-08-22 18:12:37935 常見(jiàn)的可編程邏輯器件分為FPGA、EPLD（CPLD）。下面簡(jiǎn)單介紹兩類器件的結(jié)構(gòu)和區(qū)別。
2023-03-24 14:18:28798 
可編程邏輯器件 (Programmable Loeie Device,PLD）是一種用戶編程實(shí)現(xiàn)某種邏輯功能的邏輯器件，主要由可編程的與陣列、或陣列、門(mén)陣列等組成，可通過(guò)編程來(lái)實(shí)現(xiàn)一定的邏輯功能
2023-06-06 15:35:59659 
可編程邏輯器件 (Programmable Loeie Device,PLD）是一種用戶編程實(shí)現(xiàn)某種邏輯功能的邏輯器件，主要由可編程的與陣列、或陣列、門(mén)陣列等組成，可通過(guò)編程來(lái)實(shí)現(xiàn)一定的邏輯功能。
2023-06-06 15:37:45405 
可編程邏輯器件（Programmable Logic Device，PLD）是一類集成電路器件，可以根據(jù)用戶的需求進(jìn)行編程和配置，以實(shí)現(xiàn)特定的邏輯功能。它們具有可編程的邏輯門(mén)、時(shí)鐘資源和互連結(jié)構(gòu)，可以替代傳統(tǒng)的固定功能邏輯芯片，提供更靈活和可定制的解決方案。
2023-09-14 15:25:551108 近日AMD宣布，將停產(chǎn)多種可編程邏輯器件，包括 XC9500XL，CoolRunner XPLA 3、CoolRunner II、Spartan II 和 Spartan 3、3A、3AN、3E、3ADSP ，以及面向商業(yè)/工業(yè)的“XC”和面向汽車“XA”產(chǎn)品系列。
2024-01-24 17:37:21451 
可編程邏輯器件是一種集成電路，具有可編程功能的特性。它們可以根據(jù)用戶的需求進(jìn)行編程，從而實(shí)現(xiàn)不同的邏輯功能。
2024-02-26 18:24:03576
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