數(shù)字鎖相環(huán)ADF4351原理詳解與合成頻率源的設(shè)計

摘 要： 以數(shù)字鎖相環(huán)ADF4351和Xilinx公司的Spartan-6系FPGA為主要元件設(shè)計了一個合成頻率源。重點討論了ADF4351的工作原理、兩者之間的SPI通信過程、電路板的設(shè)計過程，并給出了關(guān)鍵的控制代碼和性能測試結(jié)果。該頻率源具有結(jié)構(gòu)簡單、成本低廉、代碼占用資源少、易于維護和升級等特點，在100~700 MHz的寬頻范圍內(nèi)可輸出SFDR為40 dB左右的穩(wěn)定波形。
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0 引言

合成頻率源的研究始于上世紀70年代初，它具有頻率穩(wěn)定度高、頻譜純、相位噪聲低等優(yōu)點[1]，但由于技術(shù)難度高導致造價較為昂貴[2]。隨著集成VCO式的鎖相環(huán)芯片的出現(xiàn)，小型合成頻率源的設(shè)計成為可能。本文旨在以ADF4351和XC6SLX9為主要部件，以ADISimPLL和Xilinx ISE為輔助，設(shè)計一個簡便、低成本的合成頻率源。

1 鎖相環(huán)簡介

鎖相環(huán)（Phase-locked Loops，PLL）是以鑒相器（Phase Frequency Detector, PFD）和壓控振蕩器（Voltage-controlled Oscillator，VCO）為核心、對輸入信號進行變頻的一種負反饋系統(tǒng)。最常見的結(jié)構(gòu)如圖1[3]。

圖中各信號之間的頻率關(guān)系為式(1)：

其中N為整數(shù)分頻器的數(shù)值，P為預分頻器的數(shù)值，R為參考分頻器的數(shù)值。

ADF4351是ADI公司制造的新款鎖相環(huán)，內(nèi)置壓控振蕩器，頻率輸出頻率范圍為35~4 400 MHz，功率分為+5 dBm、+2 dBm、-1 dBm、-4 dBm四檔。

該鎖相環(huán)的N計數(shù)器由3部分構(gòu)成：16位的整數(shù)分頻比INT、12位的小數(shù)模數(shù)MOD，以及12位的小數(shù)分頻的分子FRAC，如圖2所示。因此輸出信號頻率與輸入信號頻率的關(guān)系為式(2)：

式中的divider是輸出分頻器的值，可配置為1、2、4、8、16、32、64。

當FRAC被設(shè)置為0時，為整數(shù)分頻模式，輸出信號的分辨率是參考信號頻率fref的整數(shù)倍。當FRAC不為0時，則工作于小數(shù)分頻模式。

在通信方面，ADF4351的片內(nèi)寄存器由三線式串行外設(shè)接口（Serial Peripheral Interface，SPI）進行控制，無奇偶校驗。時序圖如圖3。

信號LE用于控制SPI通信的通斷。DATA為待寫入數(shù)據(jù)。CLK為時鐘信號，芯片在時鐘上升沿將DATA中的數(shù)值按最高有效位（Most Significant Bit，MSB）優(yōu)先的方式逐位寫入移位寄存器，寄存器的地址由DATA的最后3位決定。

ADF4351總共包含6個32位的寄存器，可以對各分頻器數(shù)值、輸出信號與輸入信號的相位差以及輸出信號功率等各項參數(shù)進行配置。

2 HDL代碼的設(shè)計

為使鎖相環(huán)輸出所需信號，必須保證SPI通信正常進行。ADF4351的時序圖中提供了7個關(guān)鍵的時間參數(shù)t1～t7，經(jīng)過整理如圖4。

圖中的6個信號均由FPFA產(chǎn)生。設(shè)計參數(shù)如表1。

HDL代碼使用Verilog語言編寫，由兩個模塊構(gòu)成，一個用于生成SPI通訊所用的信號，另一個用于執(zhí)行時序邏輯。其中關(guān)鍵信號代碼如下：

編寫test fixture文件對HDL代碼執(zhí)行映射后仿真，得到的時序波形如圖5。

其中rst為復位引腳，clk_clocked為時鐘鎖相指示引腳。圖中的關(guān)鍵信號sclk、LE、data_out已滿足表1所給出的時序約束。

該代碼所占用的資源如圖6。

其中用于衡量FPGA性能指標的觸發(fā)器（Flip Flop，F(xiàn)F）和查找表（Look-Up Table，LUT）均只使用了1%，為代碼的維護和后續(xù)升級留下了足夠的余量。

3 電路設(shè)計