基于FPGA+DSP的跳頻電臺(tái)傳輸系統(tǒng)的設(shè)計(jì)方案分析

　　高速率跳頻、高帶寬技術(shù)是提高跳頻發(fā)射機(jī)性能的關(guān)鍵，本文結(jié)合軟件無(wú)線電思想和架構(gòu)，提出一種基于FPGA+DSP的跳頻電臺(tái)傳輸系統(tǒng)的設(shè)計(jì)方案，該系統(tǒng)兼容多種調(diào)制方式和跳頻速率及數(shù)碼率。系統(tǒng)采用上下變頻器作為系統(tǒng)基帶信號(hào)與中頻信號(hào)之間的頻率轉(zhuǎn)換器，還給出了系統(tǒng)電路原理圖和程序流程圖。

　　引言

　　跳頻技術(shù)是一種具有高抗干擾性、高抗截獲能力的擴(kuò)頻技術(shù)［1］。接收系統(tǒng)是跳頻通信系統(tǒng)中非常重要的部分，自適應(yīng)跳頻技術(shù)、高速跳頻技術(shù)、信道編碼技術(shù)、高效調(diào)制解調(diào)技術(shù)成為近年來(lái)跳頻技術(shù)發(fā)展的新動(dòng)態(tài)，基于FPGA的跳頻通信接收系統(tǒng)［2］研究有很高的應(yīng)用價(jià)值。

　　跳頻電臺(tái)就是采用了頻率跳變來(lái)擴(kuò)展頻譜，提高抗干擾能力，在軍事通信中得到了廣泛的應(yīng)用［3］?；贔PGA+DSP的跳頻電臺(tái)傳輸系統(tǒng)的設(shè)計(jì)方案［4］具有很好的可移植性。無(wú)線通信調(diào)制解調(diào)紛繁復(fù)雜，數(shù)碼率及誤碼率要求也不盡相同，該傳輸系統(tǒng)還需要能夠自適應(yīng)地檢測(cè)跳頻電臺(tái)的時(shí)鐘信息及同步碼，并進(jìn)行相應(yīng)的處理，以滿足業(yè)務(wù)速率的接收解調(diào)。

　　本文系統(tǒng)中采用Xilinx公司的VIRTEX5 XC5VSX50T668 FPGA，該芯片具有先進(jìn)的高性能邏輯架構(gòu)，包含多種硬IP系統(tǒng)級(jí)模塊，并且還支持以太網(wǎng)與PCI Exprees端點(diǎn)模塊。其中RocketIO GTP收發(fā)器的設(shè)計(jì)運(yùn)行速度為100 Mb/s～3.75 Gb/s，RocketIO GTX收發(fā)器的設(shè)計(jì)運(yùn)行速度為150 Mb/s～6.5 Gb/s。

　　1 系統(tǒng)總體架構(gòu)

　　該系統(tǒng)采取半雙工形式進(jìn)行工作，通過(guò) PTT進(jìn)行收/發(fā)切換。高速跳頻通信系統(tǒng)可具體化為發(fā)送狀態(tài)模型和接收狀態(tài)模型。本系統(tǒng)的硬件設(shè)備分為兩個(gè)實(shí)體，一個(gè)負(fù)責(zé)發(fā)送數(shù)據(jù)，一個(gè)負(fù)責(zé)接收數(shù)據(jù)，主要的軟件工作在基帶板和中頻板卡上。系統(tǒng)總體框架圖如圖1所示。

　　圖1 系統(tǒng)總體框架圖

　　基帶板芯片主要包括FPGA和DSP，處理器間使用RapidIO接口交換數(shù)據(jù)，中頻板主要由FPGA和AD/DA轉(zhuǎn)換芯片組成，基帶板和中頻板通過(guò)高速SERDES傳輸信號(hào)數(shù)據(jù)，基帶信號(hào)經(jīng)過(guò)信道編碼、交織、軟擴(kuò)頻，然后添加同步頭，組成特定的幀格式后，寫入FPGA 的發(fā)送消息存儲(chǔ)區(qū)，其結(jié)構(gòu)圖如圖2所示。

　　圖2 基帶板與中頻板框圖

　　從圖2可以看出，在發(fā)送端，數(shù)據(jù)終端或語(yǔ)音終端將數(shù)字信息送入基帶信號(hào)處理器（高速通用FPGA+DSP），然后DSP 對(duì)這些數(shù)字信息進(jìn)行基帶處理，得到數(shù)字化的基帶信號(hào)并送入FPGA 進(jìn)行數(shù)字中頻處理（頻譜上搬移過(guò)程），用數(shù)字化的方法將信號(hào)搬移中頻上，數(shù)字化的中頻信號(hào)再經(jīng)過(guò)寬帶D/A轉(zhuǎn)換器轉(zhuǎn)化為模擬信號(hào)，最后經(jīng)由射頻電路將載有信息的電磁波送入自由空間。

　　圖3 跳頻發(fā)射機(jī)結(jié)構(gòu)框圖

　　圖4 跳頻接收機(jī)結(jié)構(gòu)框圖

　　當(dāng)接收信號(hào)到達(dá)接收端后，經(jīng)過(guò)前端電路的模擬中頻信號(hào)將通過(guò)寬帶A/D 轉(zhuǎn)換器轉(zhuǎn)化為數(shù)字信號(hào)，并送入FPGA 經(jīng)行中頻處理（頻譜下搬移過(guò)程），F(xiàn)PGA在把解調(diào)以后的數(shù)字基帶信號(hào)送入DSP，DSP 在完成接收基帶處理以后，將把信息序列送入遠(yuǎn)端的語(yǔ)音終端或數(shù)據(jù)終端，這樣就完成了一次完整的通信過(guò)程。

　　對(duì)于其中的處理器，本課題選用了TI公司的DSP 芯片TMS320C6487TCI和Xilinx公司的FPGA VIRTEX5 XC5VSX50T668作為高速跳頻系統(tǒng)實(shí)現(xiàn)的硬件架構(gòu)載體。其中Xilinx公司的Virtex5系列采用第二代 ASMBL（高級(jí)硅片組合模塊）列式架構(gòu)，包含5種截然不同的平臺(tái)（子系列），比此前任何 FPGA系列提供的選擇范圍都大，它具有運(yùn)算速度高、使用靈活、功耗低等優(yōu)點(diǎn)，可以快速地完成數(shù)字信號(hào)處理中的特殊運(yùn)算。

　　2 系統(tǒng)設(shè)計(jì)

　　跳頻發(fā)射機(jī)系統(tǒng)包括基帶處理部分和中頻處理部分，基帶處理部分由FPGA和DSP完成，主要處理包括：產(chǎn)生發(fā)送消息，進(jìn)行信道編碼［5］、交織，按幀格式進(jìn)行打包，寫入FPGA內(nèi)部消息存儲(chǔ)器，生成跳頻圖案、跳頻數(shù)、跳時(shí)等參數(shù)，寫入FPGA內(nèi)部頻率表存儲(chǔ)器、跳頻數(shù)寄存器和跳時(shí)寄存器。中頻處理部分由FPGA和AD/DA完成，主要處理包括：存儲(chǔ)器控制、基帶調(diào)制、脈沖成形、數(shù)字上變頻，發(fā)送數(shù)據(jù)控制和跳頻控制。為了提高數(shù)據(jù)的傳輸速率，處理器之間使用DSP芯片的RapidIO端口進(jìn)行數(shù)據(jù)交換，基帶板和中頻板通過(guò)高速SERDES方式轉(zhuǎn)換數(shù)據(jù)進(jìn)行傳輸。