基于FPGA的數(shù)據(jù)存儲和數(shù)據(jù)采集系統(tǒng)

最近幾年，FPGA以其應(yīng)用的靈活方便蓬勃發(fā)展，在通信、航空航天、醫(yī)療設(shè)備、消費(fèi)類電子產(chǎn)品等領(lǐng)域一展身手。使用FPGA控制CF的技術(shù)到目前為止還沒有成熟，本文從硬件和軟件角度出發(fā)，介紹了FPGA與CF卡的接口設(shè)計、給出了用雙RAM訪問CF卡的編程，并且利用FPGA作為FIFO對AD采集的數(shù)據(jù)進(jìn)行緩沖，然后存儲到大容量的CF卡中。

1 系統(tǒng)方案設(shè)計

數(shù)據(jù)存儲和采集系統(tǒng)主要由三部分組成，CF卡的存儲、FPGA的數(shù)據(jù)雙緩沖器、狀態(tài)寄存器和A／D轉(zhuǎn)換器組成。
1)CF卡數(shù)據(jù)存儲，其作用是將AD采集到的數(shù)據(jù)進(jìn)行存儲，當(dāng)數(shù)據(jù)容量存儲滿時，發(fā)送滿信息。FPGA得到滿信息后，停止對數(shù)據(jù)的采集并提示用戶更換CF卡。

2)FPGA主要利用內(nèi)部的SRAM提供數(shù)據(jù)輸出／輸入的雙緩沖作用，采用雙緩沖的原因是防止數(shù)據(jù)的溢出和保證數(shù)據(jù)傳輸?shù)倪B續(xù)性。當(dāng)接收到滿信息時，停止AD采集，并做出提示。

3)A／D轉(zhuǎn)換器的作用，是將所要采集的模擬量轉(zhuǎn)換成數(shù)字量；通過濾波和放大后，由FPGA接收、緩沖、存儲至CF卡。高速AD轉(zhuǎn)換器采用的是轉(zhuǎn)換速率為20MHz的MAX1425。

系統(tǒng)工作過程為：系統(tǒng)通過外部一個按鍵的低電平給數(shù)據(jù)采集系統(tǒng)一個采樣開始控制命令，F(xiàn)PGA根據(jù)該命令向AD轉(zhuǎn)換器發(fā)出相應(yīng)控制信號；由于ADC采樣率為20MHz，為和CF卡存儲速度相匹配，在FPGA內(nèi)部生成一個FIFO緩存器。AD轉(zhuǎn)換器在FPGA的ADC接口控制電路控制下，把模擬信號轉(zhuǎn)換成數(shù)字信號，并將采樣數(shù)據(jù)存入FPGA內(nèi)部FIFO緩存。同時FPGA的查詢CF卡是否有容量，如果CF卡未滿，那么由FPGA的CF卡接口控制邏輯將采樣結(jié)果從FPGA內(nèi)部FIFO緩存送入CF卡中。當(dāng)CF卡的容量達(dá)到一定程度后，F(xiàn)PGA發(fā)出滿信息，向AD狀態(tài)機(jī)發(fā)送停止采集的命令，并提示用戶已滿。由于把FPGA設(shè)置為特定的自動模式，因此FPGA控制AD采集以及把數(shù)據(jù)送往CF卡間的所有操作不需要外部干預(yù)，從而保證足夠的數(shù)據(jù)傳輸速率。采樣過程中FPGA的CF卡接口控制邏輯依次取走批量數(shù)據(jù)。在進(jìn)行CF卡的數(shù)據(jù)存儲時AD仍然持續(xù)轉(zhuǎn)換，F(xiàn)PGA內(nèi)部FIFO也被持續(xù)寫入轉(zhuǎn)換結(jié)果。

2硬件設(shè)計

系統(tǒng)的硬件由模數(shù)轉(zhuǎn)換接口電路、數(shù)據(jù)存儲與傳輸控制電路和接口電路構(gòu)成。

2．1模數(shù)轉(zhuǎn)換電路設(shè)計

模數(shù)轉(zhuǎn)換接口電路是整個系統(tǒng)的重要組成部分，它由低通濾波器、多路選擇開關(guān)和AD轉(zhuǎn)換器構(gòu)成，如圖2所示。在系統(tǒng)中起這個作用的核心器件是AD轉(zhuǎn)換芯片MAX1425。

模擬輸入信號分別經(jīng)過由運(yùn)放THS4052構(gòu)成的抗混疊低通濾波器去除高頻成分，防止信號產(chǎn)生“混疊現(xiàn)象”。模數(shù)轉(zhuǎn)換器MAX4125將模擬信號轉(zhuǎn)換為數(shù)字信號。MAX4125的控制信號由FPGA板提供，MAX4125在控制信號的作用下，以適當(dāng)?shù)臅r序完成轉(zhuǎn)換工作。

2．2數(shù)據(jù)采集與傳輸控制電路

數(shù)據(jù)采集與傳輸控制電路的開發(fā)工作主要集中在FPGA上。FPGA負(fù)責(zé)在CF卡與ADC芯片之間的緩沖與控制。一邊與ADC接口，另一邊與CF卡接口，產(chǎn)生數(shù)據(jù)采集、AD轉(zhuǎn)換、FIFO所需的全部控制信號。實現(xiàn)對傳輸數(shù)據(jù)的緩存、讀／寫控制、時鐘、輸出使能以及對ADC的控制等功能。

2_2．1 FPGA內(nèi)部總體設(shè)計
FPGA設(shè)計內(nèi)部結(jié)構(gòu)簡圖如圖3所示，由FIFO、CF卡控制狀態(tài)機(jī)、ADC接口控制狀態(tài)機(jī)三部分構(gòu)成。圖中由右向左的寬箭頭表示數(shù)據(jù)流，F(xiàn)d[15：0]是與CF卡連接的數(shù)據(jù)總線。單線箭頭表示輸入輸出及FPGA內(nèi)部各個模塊間的控制信號線。

從數(shù)據(jù)流向看，數(shù)據(jù)在ADC接口控制狀態(tài)機(jī)的協(xié)調(diào)下通過ADC接口送入FPGA的FIFO中，經(jīng)過FIFO的緩沖后，在CF卡控制狀態(tài)機(jī)的協(xié)調(diào)下，數(shù)據(jù)傳輸?shù)紽PGA外的CF卡；當(dāng)CF卡存儲滿時，F(xiàn)PGA通過ADC狀態(tài)機(jī)停止AD的采集，并提示用戶更換CF卡。

2．2．2數(shù)據(jù)雙緩存器FIFO

FIFO主要由三部分組成：FIFO主體、FIFO讀模塊、FIFO寫模塊。FIFO主體部分利用FPGA內(nèi)部的RAM，通過coregenerator來生成所使用的FIFO。FIFO讀模塊、FIFO寫模塊主要接收外界給出的讀寫開始與停止脈沖信號，轉(zhuǎn)換為讀寫請求信號，給到fifo主體中，同時讀寫模塊會處理接口兩邊的時鐘信號，分別反向后再作為fifo的讀寫時鐘使用，具體結(jié)構(gòu)見圖4、5。