一種高可靠刀閘接口箱控制器的設(shè)計(jì)

數(shù)字化變電站的核心思想是設(shè)備智能化、信息互動(dòng)化、控制網(wǎng)絡(luò)化、功能一體化、狀態(tài)可視化，最終實(shí)現(xiàn)高可靠的堅(jiān)強(qiáng)智能電網(wǎng)。數(shù)字化變電站與傳統(tǒng)變電站相比在間隔層和一次設(shè)備之間增加了一個(gè)強(qiáng)大的過程層業(yè)務(wù)單元，可以把現(xiàn)有一次設(shè)備接入數(shù)字化變電站。過程層主要設(shè)備為智能接口單元：包含斷路器操作箱和刀閘接口控制箱，本文介紹刀閘接口控制箱的實(shí)現(xiàn)。

刀閘接口箱用來控制隔離開關(guān)，其可靠性成為數(shù)字化站檢修的關(guān)鍵部位，因此需要設(shè)計(jì)一種高可靠裝置以防止帶負(fù)荷拉、合隔離開關(guān)，帶電合接地刀閘，帶接地線(接地刀閘)合斷路器(隔離開關(guān))。裝置還要滿足智能控制、通訊以保障符合IEC61850標(biāo)準(zhǔn)運(yùn)行。本文介紹利用雙FPGA實(shí)現(xiàn)刀閘接口箱的高可靠性以及通訊控制的設(shè)計(jì)方法。

1 系統(tǒng)設(shè)計(jì)

一個(gè)220 kV斷路器需要7個(gè)隔離刀閘，一個(gè)隔離刀閘需要6個(gè)開關(guān)量采集點(diǎn)以及1組帶閉鎖的組合觸點(diǎn)。6個(gè)開關(guān)量分別用于采集三相刀閘的的開和關(guān)位置信息。刀閘接口控制箱除實(shí)現(xiàn)上述功能外，還具備信號(hào)指示燈控制、多種自檢功能、通訊控制、現(xiàn)場狀態(tài)信號(hào)采集和上傳、上級(jí)控制命令接收、解析、執(zhí)行等，其功能框圖如圖1所示。為了實(shí)現(xiàn)高可靠性控制，邏輯上采用了雙FPGA控制，驅(qū)動(dòng)電路上采用獨(dú)立雙啟動(dòng)，采用多繼電器“邏輯與”組合實(shí)現(xiàn)出口控制。防止刀閘檢修時(shí)隔離開關(guān)誤閉合導(dǎo)致人員傷亡事件發(fā)生。

1．1 硬件實(shí)現(xiàn)方案

數(shù)字量開入用于采集現(xiàn)場信號(hào)狀態(tài)和邏輯控制硬壓板，開入電路均具備一定的抗干擾能力；出口電路具備7路分閘、7路合閘以及7路閉鎖用于執(zhí)行相應(yīng)的回路分閘與合閘。開入和出口均有強(qiáng)弱電隔離回路，能夠保障4級(jí)快速瞬變和浪涌4級(jí)抗擾度實(shí)驗(yàn)。光收發(fā)通道用于實(shí)現(xiàn)遠(yuǎn)動(dòng)控制，實(shí)現(xiàn)現(xiàn)場數(shù)據(jù)和裝置狀態(tài)量上傳和接收控制命令，實(shí)現(xiàn)刀閘分合操作。還有14路指示燈用于指示分合閘位置和裝置運(yùn)行狀態(tài)。裝置還有一個(gè)CPU單元用于數(shù)據(jù)運(yùn)算和解析執(zhí)行命令。CPU單元與第一個(gè)FPGA之間通過串口交換數(shù)據(jù)，通過GPIO與第二個(gè)FPGA交換數(shù)據(jù)和命令。兩塊FPGA獨(dú)立啟動(dòng)和出口；然后再把出口繼電器觸點(diǎn)進(jìn)行邏輯組合實(shí)現(xiàn)更高等級(jí)的可靠傳動(dòng)。出口自檢回路包括啟動(dòng)自檢、擊穿自檢和斷線自檢。其中啟動(dòng)和斷線故障立即報(bào)警，擊穿故障時(shí)立即閉鎖出口。硬件設(shè)計(jì)的核心為兩塊相同的FPGA，該裝置的所有邏輯功能都是利用這兩塊FPGA芯片實(shí)現(xiàn)。該芯片選用XILINX的XC3S50AN，擁有50 k個(gè)系統(tǒng)門、1 584個(gè)邏輯單元、1 MbitFlashROM、65 KRAM、3個(gè)乘法器、2個(gè)DCM時(shí)鐘管理器；最大可提供144個(gè)IO口。該芯片還具有低功耗、靈活的信號(hào)電平兼容性；內(nèi)核1．2 V、IO為3．3 VTTL支持5 V容限輸入。PU單元采用具備串口和GPIO的單元，限于篇幅這里不作介紹，本方案重點(diǎn)是采用先進(jìn)的出口自檢、啟動(dòng)以及出口邏輯組合；FPGA的系統(tǒng)設(shè)計(jì)方案：電源管理、復(fù)位電路、時(shí)鐘分配以及FPGA配置電路的設(shè)計(jì)。

1．2 電源、復(fù)位及時(shí)鐘系統(tǒng)的設(shè)計(jì)方案

本裝置需要以下等級(jí)電源：24 V電源為出口繼電器提供驅(qū)動(dòng)、5 V電源為光信號(hào)收發(fā)模塊提供驅(qū)動(dòng)、3．3 V電源為FPGA的IO、時(shí)鐘電路提供驅(qū)動(dòng)電源、1．2 V為FPGA內(nèi)核提供工作電源。選用免維護(hù)的LAMDA電源模塊HWS50／HD把直流220 V轉(zhuǎn)換為+24 V；DC—DC模塊PSS3—24—5把+24 V轉(zhuǎn)換到+5 V。FPGA所需要的3．3 V和1．2 V則選用高效電源管理芯片ISL6410AIU和MIC39101—3．3BM，其實(shí)現(xiàn)方法如圖2所示。U1-4腳為1．2 V電源建立完成標(biāo)志，使用該信號(hào)控制U2-1腳3．3 V電源使能，保證內(nèi)核電源可靠工作后再建立IO電源。L1為濾波電感器，應(yīng)保證負(fù)載的通流能力，選用coilcraft公司的DO1813H—153MLD型號(hào)。選用高可靠性的集成電路ADM6711TAKS實(shí)現(xiàn)手動(dòng)復(fù)位和電平門檻監(jiān)視復(fù)位。復(fù)位輸出信號(hào)PORESET#為低電平有效，保障整個(gè)系統(tǒng)可靠復(fù)位。選用epson公司的高精度低溫漂晶體振蕩器OCETGLJ-16 M，所需電源為3．3 V，輸出時(shí)鐘為16 MHz，連接到FPGA的全局時(shí)鐘入口，可以直接驅(qū)動(dòng)兩個(gè)FPGA。

1．3 啟動(dòng)、出口及自檢回路

為了實(shí)現(xiàn)出口閉鎖，設(shè)計(jì)了出口啟動(dòng)電路，只有出口電路和啟動(dòng)電路同時(shí)動(dòng)作時(shí)才能把信號(hào)開出。為了防止電路故障而導(dǎo)致拒動(dòng)，設(shè)計(jì)了啟動(dòng)及出口回路的自檢電路如圖3所示。兩個(gè)FPGA各有一套完整的啟動(dòng)及自檢回路，組合出口是利用兩個(gè)FPGA驅(qū)動(dòng)的繼電器觸點(diǎn)進(jìn)行“邏輯與”后實(shí)現(xiàn)出口。啟動(dòng)自檢方法：關(guān)閉出口信號(hào)(OUT1高電平)，打開啟動(dòng)繼電器(START低電平)；OP1導(dǎo)通，J1動(dòng)作+24VC接通24 V電源、OP2導(dǎo)通，OUT_RET變?yōu)榈碗娖?，?shí)現(xiàn)啟動(dòng)自檢。出口自檢方法：關(guān)閉啟動(dòng)繼電器(START高電平)，打開出口(OUT1低電平)；OP3、OP4導(dǎo)通，OUT_ RET變?yōu)榈碗娖?，?shí)現(xiàn)出口回路自檢。多路出口自檢時(shí)，需要每一路輪流自檢，由于可能會(huì)有干擾，可以通過設(shè)定某一路10輪自檢均錯(cuò)誤時(shí)才判定該回路故障。