關(guān)于基于FPGA設(shè)計的步進(jìn)電機(jī)控制系統(tǒng)的介紹

步進(jìn)電機(jī)是一種將電脈沖信號變換成相應(yīng)的角位移或直線位移的機(jī)電執(zhí)行機(jī)構(gòu)?？刂撇竭M(jìn)電機(jī)的輸入脈沖數(shù)量、頻率及電機(jī)各相繞組的接通順序,可以得到各種需要的運(yùn)行特性。由于步進(jìn)電機(jī)具有步距值不受諸如電壓和溫度變化的影響、誤差不長期積累以及控制性能好等優(yōu)點, 所以在儀器儀表、機(jī)器人、數(shù)控機(jī)床、紡織、輕工、石油、郵電、冶金和化工等行業(yè)得到了越來越廣泛的應(yīng)用。本文討論一種基于FPGA設(shè)計的步進(jìn)電機(jī)控制系統(tǒng)，利用FPGA的I／O端口多，可以自由編程支配、定義其功能的特點。不僅實現(xiàn)簡單方便，而且容易仿真。且鑒于FPGA芯片和Verilog HDL語言的特點,系統(tǒng)具有良好的擴(kuò)展性和通用性。

步進(jìn)電機(jī)控制系統(tǒng)方案
基于 FPGA 設(shè)計的步進(jìn)電機(jī)控制系統(tǒng)方案的框圖[1]如下，它主要由脈沖發(fā)生器、分頻器模塊、電機(jī)控制模塊、譯碼顯示模塊和電機(jī)驅(qū)動模塊和數(shù)碼顯示6 個模塊組成。當(dāng)系統(tǒng)工作時，脈沖發(fā)生器提供時鐘的輸入信號，通過分頻器模塊對脈沖信號進(jìn)行分頻，分別為電機(jī)控制模塊和譯碼顯示模塊提供時鐘信號。電機(jī)控制模塊輸出控制步進(jìn)電機(jī)的脈沖信號,通過電機(jī)驅(qū)動模塊進(jìn)行脈沖分配和功率放大后直接驅(qū)動步進(jìn)電機(jī)。同時電機(jī)控制模塊輸出電機(jī)的運(yùn)行數(shù)據(jù)到譯碼顯示模塊,進(jìn)行譯碼后動態(tài)顯示于數(shù)碼管,在數(shù)碼管上可以實時觀測電機(jī)運(yùn)行狀態(tài)。圖中虛線框起來的部分包括分頻器模塊、譯碼顯示模塊、電機(jī)控制模塊都是通過FPGA進(jìn)行實現(xiàn)，其余部分為外部設(shè)備。

FPGA 結(jié)構(gòu)設(shè)計
基于 FPGA 設(shè)計的步進(jìn)電機(jī)控制系統(tǒng)主體采用Verilog HDL 語言設(shè)計，將系統(tǒng)按功能進(jìn)行劃分實現(xiàn)層次化設(shè)計。在頂層設(shè)計中對內(nèi)部各功能模塊的連接關(guān)系和對外接口關(guān)系進(jìn)行描述，系統(tǒng)按基本功能分為分頻器模塊、譯碼顯示模塊、電機(jī)控制模塊，其中電機(jī)控制模塊的具體功能有下層模塊實現(xiàn)。將各模塊進(jìn)行綜合[2]組成了步進(jìn)電機(jī)控制系統(tǒng)，其頂層Verilog HDL 源代碼[3][4][5]和電路圖如下所示。

分頻器模塊
分頻器模塊實現(xiàn)將 50MHz 全局時鐘分頻得到一路1Hz 時鐘信號和一路1KHz 的時鐘信號。1KHz 時鐘信號分別提供給電機(jī)控制模塊和顯示模塊，1Hz 時鐘信號提供給電機(jī)控制模塊。

譯碼顯示模塊
譯碼顯示模塊是由動態(tài)顯示驅(qū)動、數(shù)據(jù)多路選擇、譯碼電路構(gòu)成，譯碼顯示模塊的功能是將電機(jī)運(yùn)行數(shù)據(jù)經(jīng)譯碼后動態(tài)顯示于數(shù)碼管上，同步顯示電機(jī)運(yùn)行結(jié)果。

電機(jī)控制模塊
電機(jī)控制模塊[6]主要由基脈沖模塊、脈沖疊加模塊、脈沖調(diào)速器模、脈沖輸出控制模塊組成。

基脈沖模塊
基脈沖模塊內(nèi)部有一個 10 位數(shù)據(jù)的計數(shù)器，其計數(shù)時鐘是分頻后的1KHz 時鐘信號。通過計數(shù)器計數(shù)實現(xiàn)對1KHｚ時鐘信號的分頻,分別完成1/2、1/4、1/8、1/16、1/32、1/64、1/128、1/256、1/512、1/1024 時鐘信號的基脈沖。脈沖輸出時，只需要控制將其需要的頻率成分疊加，這樣就可以組合成連續(xù)可調(diào)頻率的脈沖輸出信號,輸出脈沖的范圍在1~1024Hz。

脈沖調(diào)速模塊
每秒輸出脈沖數(shù)寄存器模塊根據(jù)速度以及加速度信息，控制每秒輸出的脈沖個數(shù)，最終達(dá)到控制步進(jìn)電機(jī)速度的目的。根據(jù)總的脈沖數(shù)來判斷距離長短,以確定步進(jìn)電機(jī)運(yùn)行模式。步進(jìn)電機(jī)按兩種模式[7]運(yùn)行，短距離時，步進(jìn)電機(jī)以恒速進(jìn)行運(yùn)行；長距離時，步進(jìn)電機(jī)不僅有恒速過程，還有加減速過程，以保證快速反應(yīng)。

脈沖疊加模塊
每秒輸出脈沖數(shù)寄存器模塊根據(jù)速度以及加速度信息，控制每秒輸出的脈沖個數(shù)，最終達(dá)到控制步進(jìn)電機(jī)速度的目的。脈沖疊加模塊是根據(jù)每秒鐘的脈沖個數(shù)來控制脈沖的輸出，其實質(zhì)是根據(jù)每秒鐘的脈沖個數(shù)，將10 種頻率不同并且互相不重疊的脈沖信號疊加后輸出脈沖，這樣的脈沖中包含了速度信息、加速度信息等控制步進(jìn)電機(jī)運(yùn)行的參數(shù)。

脈沖輸出控制模塊
總脈沖輸出控制模塊是根據(jù)步進(jìn)電機(jī)的位置信息，輸出控制步進(jìn)電機(jī)的走步距離。其實現(xiàn)可以直接對輸出的脈沖計數(shù)，當(dāng)計數(shù)值未達(dá)到設(shè)定的總脈沖數(shù)時，一直輸出脈沖；當(dāng)計數(shù)值與設(shè)定的總脈沖數(shù)相一致時，控制不再輸出脈沖。

功能仿真和下載驗證
各模塊Verilog HDL就要選擇合適的目標(biāo)芯片進(jìn)行綜合、管腳配置。本系統(tǒng)選用Xilinx公司的Spartan-IIE系列XC2S100E芯片[8]，選用優(yōu)化效率和兼容性優(yōu)秀的綜合器XST對程序進(jìn)行綜合，將綜合生成的網(wǎng)表文件由ModelSim進(jìn)行仿真，得到如圖6所示結(jié)果。

圖 7 是基于FPGA 設(shè)計的步進(jìn)電機(jī)控制系統(tǒng)的硬件圖，Xilinx 開發(fā)板輸出脈沖信號連接到電機(jī)驅(qū)動板的脈沖輸入端，電機(jī)驅(qū)動板進(jìn)行脈沖分配和功率放大后連接到4 相步進(jìn)電機(jī)。圖中Xilinx 開發(fā)板的電源由USB 端口供電，電機(jī)驅(qū)動板的電源輸入24V電源。芯片在50MHz下工作，能順利完成對步進(jìn)電機(jī)精確控制。

結(jié)束語
步進(jìn)電機(jī)是機(jī)電一體化產(chǎn)品中的關(guān)鍵組件之一,是一種性能良好的數(shù)字化執(zhí)行元件。隨著電子技術(shù)和計算機(jī)技術(shù)的發(fā)展,在許多領(lǐng)域?qū)⒌玫綇V泛的應(yīng)用。本控制器采用Xilinx公司Spartan II的FPGA實現(xiàn)了步進(jìn)電機(jī)的精確控制，與傳統(tǒng)的由多個分立元件和集成塊構(gòu)成的步進(jìn)電機(jī)控制系統(tǒng)相比，具有可靠性高、性能穩(wěn)定、成本低廉的特點。而且使用先進(jìn)的EDA設(shè)計工具使設(shè)計更加簡單方便，靈活快速。