- 介紹了RocketIO在高速通信中的應(yīng)用并總結(jié)了高速通信系統(tǒng)的共性特征

時鐘信號輸入到GTP_Dual Tile內(nèi)部后還需要經(jīng)過PLL的進(jìn)一步處理才能使用。PLL可向兩個RocketIO提供相互獨(dú)立的各種時鐘信號。PLL內(nèi)部時鐘變換結(jié)構(gòu)如圖3所示。

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圖3 PLL內(nèi)部時鐘變換結(jié)構(gòu)

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需要注意的是，由于此PLL可用參數(shù)（PLL_DIVSEL_FB = [1,2,3,4,5], PLL_DIVSEL_REF = [1,2]）有限，為獲得高速串行通信所需頻率，輸入?yún)⒖紩r鐘CLKIN僅可在有限范圍內(nèi)選擇。因此，參考時鐘需通過專用的具有相應(yīng)頻率的晶振提供或在FPGA內(nèi)部經(jīng)DCM或PLL變換獲得。

1.3 PCB設(shè)計

RocketIO產(chǎn)生的高速串行信號速度在1 GHz以上時，已經(jīng)進(jìn)入微波范圍。因此在使用時，其PCB電路的制作也是影響信號傳輸效果的重要因素。

RocketIO的供電必須由專用的電源管理模塊提供，不能與其他模塊電源共享，以減少噪聲引入。即使GTP中同一種電源的不同引腳之間也需要通過濾波電路進(jìn)行隔離，以減少相互之間的影響。為平衡GTP_Dual Tile的負(fù)載，只使用其中的一個GTP時，兩個GTP的供電應(yīng)以同樣策略進(jìn)行處理。

在布線時，高速差分對走線應(yīng)當(dāng)有最高的優(yōu)先級，以保證其電氣特性滿足微帶線或帶狀線的要求。走線應(yīng)當(dāng)盡量直、短并具有最少的信號層變化。為減少干擾信號的影響，高速線應(yīng)盡量遠(yuǎn)離其他有可能會帶來噪聲的信號線，同時信號線拐角采用45°而避免使用直角。為保證信號的完整性，高速差分信號線的參考平面須保持連續(xù)，并盡量以地平面為參考，否則其阻抗特性會發(fā)生急劇變化，導(dǎo)致信號的反射增強(qiáng)。

2 RocketIO在高速信號傳輸中的應(yīng)用

在多種高速數(shù)據(jù)處理場合都需要對數(shù)據(jù)進(jìn)行高速收發(fā)。以超高速信號采集系統(tǒng)為例，當(dāng)采用ADC08D1500采集芯片時，最高可以實(shí)現(xiàn)單通道3 Gsps的超高速采樣率，數(shù)據(jù)精度為8位。這時就需要具有足夠高傳輸速率的信號傳輸機(jī)制對信號進(jìn)行轉(zhuǎn)發(fā)。若實(shí)現(xiàn)機(jī)內(nèi)通信，可采用PCI Express傳輸協(xié)議；若實(shí)現(xiàn)系統(tǒng)間通信，則可使用光纖通信協(xié)議或千兆以太網(wǎng)協(xié)議。在工程中，上述協(xié)議都可通過專用的芯片來實(shí)現(xiàn)，但也使得系統(tǒng)變得復(fù)雜，同時使電路板的設(shè)計空間緊張。而RocketIO對多種高速傳輸協(xié)議的支持，可以使得PCI Express協(xié)議、光纖傳輸協(xié)議或千兆以太網(wǎng)協(xié)議在同一片F(xiàn)PGA內(nèi)實(shí)現(xiàn)，提高了系統(tǒng)的集成度，并使得信號的處理機(jī)制更加靈活。在本文的設(shè)計中，采用了PCI Express傳輸協(xié)議來實(shí)現(xiàn)機(jī)內(nèi)通信，采用Aurora光纖傳輸協(xié)議來實(shí)現(xiàn)系統(tǒng)間通信。系統(tǒng)結(jié)構(gòu)如圖4所示。

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圖4 超高速采集系統(tǒng)框圖

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2.1 Aurora協(xié)議

Aurora協(xié)議是一種可配置的、簡便的數(shù)據(jù)鏈路層協(xié)議，可以通過使用一條或多條高速串行通道實(shí)現(xiàn)點(diǎn)對點(diǎn)的數(shù)據(jù)傳輸。Aurora協(xié)議可為私有上層協(xié)議或標(biāo)準(zhǔn)上層協(xié)議提供透明接口的串行互聯(lián)協(xié)議，允許任何數(shù)據(jù)分組通過Aurora協(xié)議封裝，并在芯片間、電路板間甚至機(jī)箱之間傳輸。Xilinx還開發(fā)了實(shí)現(xiàn)該協(xié)議的Aurora IP核，當(dāng)使用Virtex5 FPGA提供的RocketIO時，Aurora可實(shí)現(xiàn)每個物理通道500 Mb/s到3.75 Gb/s的傳輸速率。Aurora可將1~16個物理通道綁定在一起，形成一個由16個通道綁定而成的虛擬鏈路，提供最高60 Gb/s的傳輸波特率[1]。其結(jié)構(gòu)如圖5所示。

圖5 Aurora核結(jié)構(gòu)

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Aurora核可以幀模式或流模式傳輸數(shù)據(jù)[4]。Aurora的幀可以是任意大小，并可以在任意時刻被中斷。有效數(shù)據(jù)之間被自動以空閑（idles）序列信號填充，以維持通道的鎖定。幀模式下有可選的數(shù)據(jù)流控制信號，以降低接收數(shù)據(jù)速率，或傳送簡短而優(yōu)先級高的信息。流模式在Aurora核中以一個無結(jié)尾的幀方式實(shí)現(xiàn)。在數(shù)據(jù)傳輸?shù)拈g隙補(bǔ)以空閑序列信號。

2.2 PCI Express協(xié)議

PCI Express是PCI、PCIX協(xié)議的下一代協(xié)議，是一種廣泛適用于計算和通信平臺的高性能通用互聯(lián)結(jié)構(gòu)。同Aurora協(xié)議相似，PCI Express協(xié)議采用點(diǎn)到點(diǎn)的串行鏈接，單通道可實(shí)現(xiàn)2.5 Gb/s的傳輸速率，最高可使用16個通道實(shí)現(xiàn)40 Gb/s的高速通信。Xilinx公司開發(fā)的集成的PCIE IP核(Integrated Endpoint Block)可實(shí)現(xiàn)最高8個RocketIO通道的綁定，以此為物理層基礎(chǔ)實(shí)現(xiàn)20 Gb/s的傳輸速率。PCI Express協(xié)議包含傳輸層、數(shù)據(jù)鏈路層和物理層，其在FPGA上基于RocketIO實(shí)現(xiàn)的結(jié)構(gòu)框架如圖6所示。