深入淺出玩轉(zhuǎn)Xilinx Vivado工具實戰(zhàn)設(shè)計技巧 - 全文

Xilinx采用先進的 EDA 技術(shù)和方法，提供了全新的工具套件Vivado，面向未來“All-Programmable”器件。Vivado開發(fā)套件提供全新構(gòu)建的SoC 增強型、以IP和系統(tǒng)為中心的下一代開發(fā)環(huán)境，以解決系統(tǒng)級集成和實現(xiàn)的生產(chǎn)力瓶頸，可顯著提高設(shè)計生產(chǎn)力和設(shè)計結(jié)果質(zhì)量，使設(shè)計者更好、更快地創(chuàng)建系統(tǒng)， 而且所用的芯片更少。

為了能讓工程師盡快掌握最新的開發(fā)工具Vivado，加速產(chǎn)品更新及上市進程，依元素科技推出為期2天的高級培訓(xùn)班。本課程將為經(jīng)驗豐富的 ISE? 軟件用戶提供更新知識，幫助他們使用 Vivado? Design Suite，同時也為Vivado初級用戶進一步掌握實用技巧提供支持。了解相關(guān)數(shù)據(jù)庫和靜態(tài)時序分析 (STA) 機制，利用 Tcl 進行設(shè)計導(dǎo)航，創(chuàng)建 Xilinx 設(shè)計約束 (XDC) 、分析靜態(tài)時序報告、如何實現(xiàn)時序收斂。學(xué)習(xí)如何為您的 FPGA 設(shè)計的 SDR、DDR、源同步和系統(tǒng)同步接口制定適當(dāng)?shù)臅r序約束；掌握Vivado調(diào)試流程，同時也將學(xué)習(xí)如何利用系統(tǒng)復(fù)位技術(shù)、同步電路技術(shù)、最優(yōu)化HDL編碼技術(shù)和時序收斂技術(shù)來提高設(shè)計性能和穩(wěn)定性。培訓(xùn)中帶有配套的實驗和案例分析，通過理論與實踐相結(jié)合，使學(xué)員能有效地掌握基于Vivado工具的設(shè)計流程及其設(shè)計技巧。

一、培訓(xùn)時間、地點及費用

時間： 2016年10月20日-10月21日
地點：南京
課程費用： 人民幣2980元/人(含午餐、資料、學(xué)習(xí)用具)
可統(tǒng)一安排住宿，交通、住宿等費用自理。

二、培訓(xùn)對象
1. 本課程適合使用過ISE工具并且打算轉(zhuǎn)換為最新的Vivado工具來開發(fā)項目的工程師
2. 計劃使用7系列或最新UltraScale FPGA器件進行科研和產(chǎn)品開發(fā)的工程師、教學(xué)教師等工程技術(shù)人員
3. 本課程特別適合FPGA工程師在最新UltraScale或7 系列產(chǎn)品開發(fā)上作為提高設(shè)計生產(chǎn)力并加速新產(chǎn)品面世的進程。

三、培訓(xùn)特色
1. 培訓(xùn)為期2天，結(jié)合案例分析，全面細致地講解基于Vivado工具套件進行設(shè)計的流程及技巧。
2. 本課程使用最新版本Xilinx 全球授權(quán)培訓(xùn)課件，這些課件同時也是華為、西門子、中興、思科等等全球知名企業(yè)Xilinx培訓(xùn)所使用的課件，可以滿足實際工程設(shè)計的需求。
3. 采用由淺入深地實戰(zhàn)式教學(xué)，教學(xué)質(zhì)量與課后獲益高。
4. 本課程全部由Xilinx官方授權(quán)認證專家授課，授課教師具備十年以上項目經(jīng)驗，并具備華為、中興、北電網(wǎng)絡(luò)、安捷倫、思科等中外馳名企業(yè)或重點高校相關(guān)課程授課經(jīng)驗。
5. 培訓(xùn)基于Xilinx開發(fā)平臺KC705，可以動手實戰(zhàn)操作。
6. 課程以實驗為主，實驗時間占百分之五十以上。在有針對性、實用性的實驗中，穿插理論課程加以總結(jié)，以提高學(xué)員的動手能力和理論水平。
7. 為學(xué)員配置齊全的實驗指導(dǎo)手冊，學(xué)員可參考手冊，在教師輔導(dǎo)下完成全部實驗。

四、培訓(xùn)目標(biāo)
1. 熟悉使用Vivado工具套件進行開發(fā)設(shè)計的流程；
2. 學(xué)會如何進行靜態(tài)時序分析并查看時鐘網(wǎng)絡(luò)分布；
3. 學(xué)會利用TCL語言進行設(shè)計及分析；
4. 學(xué)會分析時序異常并采取適合的解決手段；
5. 學(xué)會如何針對系統(tǒng)同步和源同步接口設(shè)置適合的時序約束；
6. 掌握設(shè)計調(diào)試的方法及基本技巧；
7. 學(xué)會如何最優(yōu)化HDL編碼技術(shù)和Partition技術(shù)；
8. 掌握復(fù)位技術(shù)、同步設(shè)計技術(shù)、時序收斂技術(shù)等以提高設(shè)計性能和穩(wěn)定性；

五、學(xué)員基礎(chǔ)
1. 具有一定的HDL語言基礎(chǔ)
2. 具有一定數(shù)字設(shè)計經(jīng)驗
3. 基本了解FPGA架構(gòu)

六、教學(xué)平臺

備有Xilinx開發(fā)平臺KC705，供現(xiàn)場實際動手操作及相關(guān)實驗

七、軟件工具

Vivado System Edition 2016.1

八、培訓(xùn)方式

本培訓(xùn)采用Xilinx硬件開發(fā)平臺KC705及Vivado 2016.1軟件開發(fā)平臺，以項目案例為導(dǎo)向進行實戰(zhàn)式教學(xué)。培訓(xùn)分為理論部分和實踐部分。理論部分由資深教師輔導(dǎo)答疑，實踐部分結(jié)合案例培養(yǎng)動手能力和解決實際問題能力。

九、師資團隊

講師團隊來自于全球領(lǐng)先的可編程邏輯解決方案提供商XILINX公司的授權(quán)培訓(xùn)講師及行業(yè)精英組成，具備頂尖FPGA系統(tǒng)設(shè)計技術(shù)，并有豐富的FPGA系統(tǒng)項目經(jīng)驗。領(lǐng)先的FPGA理論和豐富的實戰(zhàn)經(jīng)驗，將帶給學(xué)員以從不同的視角來審視和掌握FPGA系統(tǒng)開發(fā)的精髓，部分師資介紹：

孟憲元：清華大學(xué)電子工程系教授，具有20 年以上FPGA技術(shù)項目的開發(fā)和研究，以及大學(xué)本科和研究生的教學(xué)和實驗，經(jīng)歷FPGA技術(shù)發(fā)展歷程，積累豐富實踐經(jīng)驗。

張劍森：Xilinx官方認證培訓(xùn)講師，具有多年的FPGA開發(fā)經(jīng)驗及教學(xué)經(jīng)驗，賽靈思公司亞洲區(qū)最佳講師之一。

十、培訓(xùn)收益

本課程將為經(jīng)驗豐富的 ISE? 軟件用戶提供更新知識，幫助他們使用 Vivado? Design Suite。了解相關(guān)數(shù)據(jù)庫和靜態(tài)時序分析 (STA) 機制。利用 Tcl 進行設(shè)計導(dǎo)航、創(chuàng)建 Xilinx 設(shè)計約束 (XDC) 并創(chuàng)建時序報告。學(xué)習(xí)如何為您的 FPGA 設(shè)計的 SDR、DDR、源同步和系統(tǒng)同步接口制定適當(dāng)?shù)臅r序約束；如何利用增量編譯技術(shù)加快設(shè)計實現(xiàn)；同時也將學(xué)習(xí)如何利用系統(tǒng)復(fù)位技術(shù)、同步電路技術(shù)、最優(yōu)化HDL編碼 技術(shù)和時序收斂技術(shù)來提高設(shè)計性能和穩(wěn)定性。

十一、證 書

培訓(xùn)結(jié)束，理論、實踐雙項考核成績合格者，頒發(fā)Xilinx官方授權(quán)培訓(xùn)FPGA工程師證書。

十二、聯(lián)系方式

依元素科技有限公司
聯(lián)系人: 張劍森
電 話：18165756976 / 13826528873
E-mail： kenson.zhang@e-elements.com