sata協(xié)議實(shí)現(xiàn) - 基于FPGA的SATAll協(xié)議結(jié)構(gòu)層中的物理層設(shè)計(jì)與實(shí)現(xiàn)

4.1 整體設(shè)計(jì)流程圖
初始化的過(guò)程嚴(yán)格按照SATA 協(xié)議的規(guī)定。 整個(gè)過(guò)程流程如圖5所示。 主機(jī)端上電后首先發(fā)送持續(xù)時(shí)間為１μs 的 COMRESET 信號(hào)， 然后等待 COMINIT信號(hào)， 當(dāng)SRxstatus等于100時(shí)， 再發(fā)送持續(xù)時(shí)間為1μs的COMWAKE信號(hào)。 在接收到COMWAKE信號(hào)后且線路處于 空閑的狀態(tài)， 接著發(fā)送 Ｄ10.2字符。 若在 880μs 內(nèi)接收 到了Align原語(yǔ)， 則發(fā)送Align原語(yǔ)且開(kāi)始等待SYNC原語(yǔ)， 否則將重新開(kāi)始發(fā)送COMRESET 信號(hào)［ 4-7］ 。

4.2 時(shí)鐘控制設(shè)計(jì)
SATA 協(xié) 議 物 理 層 的 實(shí) 現(xiàn) 是 基 于Xilinx公 司 的FPGA， 利用FPGA內(nèi)部提供的高速Serdes接口實(shí)現(xiàn)高 速比特流的發(fā)送、 接收和串并轉(zhuǎn)換。 其中一個(gè)高速串 行收發(fā)器GTX由兩個(gè)TILE組成， 為節(jié)省功耗， 兩個(gè)TILE由一個(gè)鎖相環(huán)， 如圖6 所示提供時(shí)鐘。 由外部提 供給GTX 中鎖相環(huán)的參考時(shí)鐘頻率為 150MHz, 其中 鎖 相 環(huán) 的PLL＿DIVSEL＿FB參 數(shù) 設(shè) 置 為2，PLL＿DIVSEL＿REF參數(shù)設(shè)置為1，INTDATAWIDTH參數(shù)設(shè) 置為 1， 在 這 種 設(shè) 置 條 件 下 鎖 相 環(huán) 輸 出 的 倍 頻 時(shí) 鐘PLLCLK為1.5GHz, 如圖7所示。 該倍頻時(shí)鐘分別提 供給發(fā)送器和接收器。 提供給發(fā)送器的參考時(shí)鐘由參 數(shù)PLL＿TXDIVSEL＿OUT設(shè)定， 接收器則由參數(shù)PLL＿RXDIVSEL_OUT 決定。 參 數(shù)PL＿TXDIVSEL＿OUT、
PLL＿RXDIVSEL_OUT的可能取值為1和 2。 參數(shù)取值 由協(xié)商的速率決定， 可在協(xié)商的過(guò)程中通過(guò)DRP接口 動(dòng)態(tài)地改變。 提供給 FPGA邏輯部分的時(shí)鐘由GTX提供給鏈路層的數(shù)據(jù)位寬決定［8-11］ 。 鎖相環(huán)模塊對(duì) 外提供的接口信號(hào)如下：
（ １ ）CLKIN信號(hào)用來(lái)向模塊 提供參考信號(hào)。
（ ２ ） INTDATAWIDTH信號(hào)用來(lái)決定GTX串行收發(fā)器內(nèi)部的數(shù)據(jù)寬度。
（ ３ ） PLLDET信號(hào) 用來(lái)表示鎖相環(huán)內(nèi)部的VCO壓控振蕩器的輸出范圍 是否在可接受的有效范圍內(nèi)。
（ ４ ） PLLDETEN信號(hào)用 來(lái)使能內(nèi)部的鎖定功能。
（ ５ ） REFCLKOUT頻率等于CLKIN，其可為上層的邏輯電路提供參考時(shí)鐘。

整個(gè)SATA物理的時(shí)鐘網(wǎng)絡(luò)結(jié)構(gòu)， 如圖8 所示， 由4部分組成［8］ ， 分別是高速串行收發(fā)器部分OOB信號(hào) 控制部分、DCM 數(shù)字時(shí)鐘控制部分和 SNC 同步控制部 分， 其中高速串行收發(fā)器向邏輯控制部分提供 DRP動(dòng) 態(tài)控制接口。GTPRESET 信號(hào)用來(lái)對(duì)整個(gè)收發(fā)器進(jìn)行 全局的復(fù)位。TXDATA接口用來(lái)接收將要發(fā)送的并行 數(shù)據(jù)。 RXDATA接口用來(lái)將串并轉(zhuǎn)化后的并行數(shù)據(jù)提 供給上層。TXCOMSTART 用來(lái)指示收發(fā)器何時(shí)開(kāi)始 發(fā)送 OOB信號(hào)， 并將其置 1 時(shí)開(kāi)始發(fā)送OOB信號(hào)， 置0不發(fā)送OOB信號(hào)。TXCOMTYPE用來(lái)指示發(fā)送OOB信號(hào)的種類。TXCHARISK信號(hào)用來(lái)指示所發(fā)送的數(shù)據(jù)是否是K字符。 RXSTATUS 用來(lái)表示串行收發(fā)器的狀態(tài)。

REFCLKOUT時(shí)鐘信號(hào)由串行收發(fā)器模塊輸出， 經(jīng)全局時(shí)鐘緩沖器BUFG進(jìn)入FPGA的全局時(shí)鐘專用 網(wǎng)絡(luò)， 最 后 進(jìn) 入DCM和SNC模 塊。 從 DCM輸 出CLK0時(shí)鐘和CLK2X時(shí)鐘， 分別通過(guò)BUFG后向收發(fā) 器提供并行的收發(fā)時(shí)鐘。SNC模塊可通過(guò)動(dòng)態(tài)地改變 收發(fā)器的狀態(tài)達(dá)到速率自動(dòng)協(xié)商的功能。OOB模塊 用來(lái)控制帶外信號(hào)的發(fā)送和接收。

4.3 速率協(xié)商設(shè)計(jì)
速率協(xié)商的狀態(tài)轉(zhuǎn)移過(guò)程如圖9所示。 該設(shè)計(jì)方 案可根據(jù)設(shè)備硬盤側(cè)掛載的硬盤型號(hào)， 自動(dòng)的改變主FPGA這一側(cè)的線速率。 若硬盤支持I代接口， 則FPGA自動(dòng)調(diào)整GTX線速率到1.5Gbit?s-１ ， 若硬盤支持II代接口， 則FPGA自動(dòng)調(diào)整線速率到 3Gbit?s-１ 。

具體的調(diào)節(jié)過(guò)程如下：

（ １） 設(shè)備復(fù)位后， 改變接收器的線速率為3Gbit?s-１, 通過(guò)DRP動(dòng)態(tài)接口讀取并修改地址為0X46寄存器的 值為 １。 （ ２） 等待 １６ 個(gè)時(shí)鐘周期。 （ ３ ） 改變發(fā)送器的 線速率為3Gbit?s-１， 通過(guò)DRP動(dòng)態(tài)接口讀取并修改 地址為0X45 寄存器的值為1。 （ ４） 復(fù)位 OOB信號(hào)控 制模塊， 此時(shí)FPGA和硬盤進(jìn)行速率協(xié)商。 （ ５） 等待鏈 接建立， 若在3.5ms時(shí)間內(nèi)鏈接建立完成， 則物理層 準(zhǔn)備好， 此時(shí)給上層一個(gè)PHYRDY的信號(hào)。 （ ６ ） 若未 建立好， 則改變接收器的線速率為1.5Gbit?s-１ 。 通過(guò)DRP動(dòng)態(tài)接口讀取并修改地址為0X46寄存器的值 為 ０。 （ ７） 等待 16個(gè)時(shí)鐘周期。 （ ８ ） 改變發(fā)送器的線 速率為1.5Gbit?s-１ 。 通過(guò) DRP動(dòng)態(tài)接口讀取并修 改地址為0X45寄存器的值為 ０。 （ ９ ） 等待鏈接建立， 若3.5ms內(nèi)鏈接建立， 則硬盤和主FPGA協(xié)商的速率 為1.5Gbit?s-１， 向上層報(bào)告鏈路建立可進(jìn)行正常的 數(shù)據(jù)傳輸， 若未建立， 則從過(guò)程（1） 開(kāi)始重新循環(huán)， 直 至速率協(xié)商好為止。

5 結(jié)束語(yǔ)

代碼調(diào)試完成后下載到Xilinx提供的ML507評(píng) 估板中， 利用 Chipscope工具抓取的波形如圖10和圖 11所示。 圖10中 speed信號(hào)為低， 表示速率協(xié)商到1.5Gbit?s-１ 。 在圖11 中，SOF信號(hào)帶來(lái)一個(gè)高脈沖 后，RXDATA信號(hào)線上的數(shù)據(jù)是硬盤與FPGA建立連 接后由硬盤發(fā)送的一幀報(bào)告硬盤狀態(tài)信息的寄存器類 型幀。 幀的有效長(zhǎng)度介于SOF的高脈沖和EOF的高 脈沖之間。 幀的長(zhǎng)度是6個(gè)雙字， 最后4Byte為CRC校驗(yàn)值， 其中所有的數(shù)據(jù)均經(jīng)擾碼加擾。 從圖中可看 出,物理層完成了速率協(xié)商和鏈接建立的過(guò)程。