最近調(diào)試芯片遇到一個(gè)選擇題,需要決定數(shù)據(jù)接口的接口標(biāo)準(zhǔn),是選用LVDS差分接口還是CMOS單端接口。說實(shí)話,之前接觸多的還是CMOS單端接口,只是看到過很多資料介紹過LVDS差分接口。
官方說法里,它的主要優(yōu)點(diǎn)有:
抗干擾能力強(qiáng),具有更高的數(shù)據(jù)傳輸速率
更好的信號(hào)完整性
降低了電平幅度和電路功耗
既然有這么多優(yōu)點(diǎn),這次我們就選用LVDS差分接口,看看我們能不能感受到LVDS的優(yōu)勢(shì)。
每對(duì)LVDS信號(hào)是一個(gè)差分信號(hào)對(duì),一個(gè)信號(hào)用兩個(gè)相反的p,n信號(hào)線表示,通過差值 |Vp - Vn|傳輸數(shù)據(jù),這樣可以有效減小共模噪聲的干擾,信號(hào)線傳輸如下圖:
圖中含有DATA_CLK, RX_FRAME兩個(gè)LVDS信號(hào)對(duì)
而FPGA內(nèi)部處理信號(hào)肯定還是需要使用單端信號(hào),這時(shí)就需要經(jīng)過一個(gè)差分轉(zhuǎn)單端的“工具”,將差分信號(hào)轉(zhuǎn)換為FPGA更方便處理的單端信號(hào)。
在Xilinx中,我們可以用IBUFDS原語,可以在Language Template中找到這個(gè)原語的示例,經(jīng)過修改一番后,可以將差分的data_clk轉(zhuǎn)換為單端的data_clk, 原語如下:
IBUFDS #(
.DIFF_TERM("FALSE"), // Differential Termination
.IBUF_LOW_PWR("TRUE"), // Low power="TRUE", Highest performance="FALSE"
.IOSTANDARD("DEFAULT") // Specify the input I/O standard
) IBUFDS_inst (
.O(data_clk_tmp), // Buffer output
.I(data_clk_p), // Diff_p buffer input (connect directly to top-level port)
.IB(data_clk_n) // Diff_n buffer input (connect directly to top-level port)
);
將需要轉(zhuǎn)換的data_clk P端和N端接入IBUFDS的I和IB端口,就可以在O端口得到轉(zhuǎn)換的單端信號(hào)。
除了CLK時(shí)鐘信號(hào),其他信號(hào)的輸入轉(zhuǎn)換基本結(jié)束了;而CLK時(shí)鐘信號(hào)還需要接入BUFG,因?yàn)镃LK時(shí)鐘只有接入BUFG才能接入全局時(shí)鐘網(wǎng)絡(luò),這對(duì)于減小時(shí)序問題有幫助。
同樣在Language Template中找到這個(gè)原語的示例,修改后如下:
BUFG BUFG_i0 (
.O(data_clk), // 1-bit output: Clock output, 36MHz.
.I(data_clk_tmp) // 1-bit input: Clock input, 36MHz.
);
一個(gè)輸入一個(gè)輸出,非常簡單的原語調(diào)用!
另一邊,有輸入就會(huì)有輸出,輸出的問題也好解決,同樣使用一個(gè)OBUFDS原語實(shí)現(xiàn)單端轉(zhuǎn)差分,在Language Template中找到原語,修改后如下:
OBUFDS #(
.IOSTANDARD("LVDS18"), // Specify the output I/O standard
.SLEW("SLOW") // Specify the output slew rate
) OBUFDS_inst (
.O(tx_frame_p), // Diff_p output (connect directly to top-level port)
.OB(tx_frame_n), // Diff_n output (connect directly to top-level port)
.I(tx_frame) // Buffer input
);
設(shè)置好相應(yīng)的參數(shù)之后,將單端信號(hào)接入OBUFDS的I端口,O端口輸出差分信號(hào)的P端,OB端口輸出差分信號(hào)的N端。
最后一個(gè)小問題就是在XDC設(shè)置中,因?yàn)橐粋€(gè)信號(hào)對(duì)有兩個(gè)管腳,比單端信號(hào)多了一倍的管腳綁定工作量;但其實(shí)我們可以只需要綁定P端的管腳,軟件會(huì)自動(dòng)幫我們綁定N端的管腳。
在設(shè)置輸入輸出端口的“IOSTANDARD”中,遇到了些許問題,這里寫出來記錄一下,也讓后面遇到這個(gè)問題的人有個(gè)參考;最初設(shè)置差分信號(hào)的“IOSTANDARD”時(shí),我想當(dāng)然的使用了“LVDS”,“LVDS18”等參數(shù),但是這些參數(shù)都不能最終生成比特流;
在查了一些資料以及Vivado本身的I/O Port界面里參數(shù)后發(fā)現(xiàn),差分信號(hào)的IOSTANDARD需要這樣設(shè)置:
set_property IOSTANDARD DIFF_HSTL_II_18 [get_ports tx_frame_p]
因?yàn)槲业腎O電壓是1.8V,所以最終使用了“DIFF_HSTL_II_18”,如果有更好的方案,可以一起探討探討。
總結(jié):
輸入信號(hào)需要用到IBUFDS實(shí)現(xiàn)差分轉(zhuǎn)單端,輸入時(shí)鐘還需要加BUFG
輸出信號(hào)使用OBUFDS實(shí)現(xiàn)單端轉(zhuǎn)差分
差分信號(hào)只需要綁P端管腳,“IOSTANDARD”設(shè)置需要注意
輸入輸出端口的簡單處理之后,這些信號(hào)為了提高傳輸數(shù)據(jù)的效率,還使用了DDR(Double Data Rate)技術(shù)傳輸數(shù)據(jù),如何解決DDR問題,下一篇文章再來探討。
審核編輯:劉清
LVDS差分接口信號(hào)輸入輸出的處理簡析
- FPGA(591965)
- CMOS(233055)
- lvds接口(17204)
- 差分接口(11281)
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2011-04-01 11:25:5862
模擬量輸入輸出
這類接口板(卡)能使計(jì)算機(jī)具有輸入輸出模擬量信號(hào)的功能,將用模擬量表示的外部狀態(tài)轉(zhuǎn)換成數(shù)據(jù)(數(shù)字量信號(hào)),然后傳送到計(jì)算機(jī);計(jì)算機(jī)也可以發(fā)送一個(gè)數(shù)據(jù)(數(shù)字量信號(hào))
2011-04-04 14:45:01124
用Cyclone FPGA實(shí)現(xiàn)雙倍數(shù)據(jù)率輸入輸出接口
Cyclone 系列芯片是美國A ltera 公司推出的低價(jià)格、高容量現(xiàn)場可編程門陣列器件(FPGA ) , 本文概述了他的主要特點(diǎn), 給出了其在與外部存儲(chǔ)器接口時(shí)用到的雙倍數(shù)據(jù)率輸入輸出接口的設(shè)計(jì)方
2011-06-27 16:27:4145
Inout雙向端口信號(hào)處理方法
Inout端口信號(hào)做輸入時(shí),觀察例子中的輸出Data_out_t就應(yīng)該是高阻態(tài)的,Inout在具體實(shí)現(xiàn)上一般用三態(tài)門來實(shí)現(xiàn)。三態(tài)門的第三個(gè)狀態(tài)就是高阻''Z''。當(dāng)Inout端口不輸出時(shí),將三態(tài)門置高阻
2011-11-11 10:24:473736
串行EEPROM共享輸入輸出配置在半導(dǎo)體上的應(yīng)用
制備: 在半導(dǎo)體在半導(dǎo)體的家庭利用串行E2PROMs4通信接口信號(hào);片選(CS)設(shè)備選擇,串行時(shí)鐘(SK或CLK)從設(shè)備和數(shù)據(jù)輸入同步串行數(shù)據(jù)(DI)向設(shè)備輸入串行數(shù)據(jù)和數(shù)據(jù)輸出(DO)從設(shè)備輸出
2017-03-31 11:18:3212
什么是輸入輸出模塊_輸入輸出模塊有什么作用
輸入輸出模塊也稱為控制模塊,在有控制要求時(shí)可以輸出信號(hào),或者提供一個(gè)開關(guān)量信號(hào),使被控設(shè)備動(dòng)作,同時(shí)可以接收設(shè)備的反饋信號(hào),以向主機(jī)報(bào)告,是火災(zāi)報(bào)警聯(lián)動(dòng)系統(tǒng)中重要的組成部分。市場上的輸入輸出
2018-05-21 10:28:16117113
輸入輸出模塊,4 路開關(guān)量信號(hào)采集
量信號(hào),支持閾值判別預(yù)警、狀態(tài)觸發(fā)報(bào)警等功能,4 路繼電器輸出通道,可用于外部設(shè)備的開關(guān)控制。眾山輸入輸出模塊-ZSR2184,提供一路 RS232 串口,用于參數(shù)配置;還提供一路 RS485接口
2019-01-14 09:29:394863
開關(guān)量輸入輸出
MLK-6DI4DO 開關(guān)量輸入輸出模塊是脈聯(lián)公司針對(duì)設(shè)備狀態(tài)與控制監(jiān)測的裝置。廣泛應(yīng)用于電力、IDC機(jī)房、工業(yè)、智慧城市、樓宇等各個(gè)行業(yè),被眾多系統(tǒng)集成商和自動(dòng)化公司、研究機(jī)構(gòu)采用
2020-05-11 15:21:492233
GPIO通用輸入輸出
GPIO通用輸入輸出一、GPIO的功能概述用途:GPIO是通用輸入輸出(General Purpose I/O)的簡稱,主要用于工業(yè)現(xiàn)場需要用到數(shù)字量輸入/輸出的場合。例如:輸出功能:繼電器、LED
2021-12-20 18:58:476
HDMI模塊接口概念及接口信號(hào)定義介紹
HDMI模塊接口概念及接口信號(hào)定義介紹
HDMI的應(yīng)用范圍
HDMI接口PCB布局要點(diǎn)
HDMI接口PCB布線要點(diǎn)
2022-04-12 14:38:590
龍迅HDMI接口信號(hào)轉(zhuǎn)換的應(yīng)用案例
Lontium龍迅MIPI/LVDS接口信號(hào)轉(zhuǎn)換器有著多種接口格式,芯片功能包括Transmitter、Receiver、Switch、Splitter、Repeater、Matrix/Crosspoint、Converter
2022-06-14 17:00:552463
Logos系列FPGA輸入輸出接口(IO)用戶指南
電子發(fā)燒友網(wǎng)站提供《Logos系列FPGA輸入輸出接口(IO)用戶指南.pdf》資料免費(fèi)下載
2022-09-26 10:19:460
LVDS差分信號(hào)輸入輸出的處理方法
最近調(diào)試芯片遇到一個(gè)選擇題,需要決定數(shù)據(jù)接口的接口標(biāo)準(zhǔn),是選用LVDS差分接口還是CMOS單端接口。
2023-06-16 09:55:331536
plc帶模擬量輸入輸出和不帶模擬量輸入輸出有什么區(qū)別???
的PLC類型,它們之間有很大的差異。 PLC帶模擬量輸入輸出與PLC不帶模擬量輸入輸出的區(qū)別在于它們可以控制和處理的不同信號(hào)類型。模擬量輸入輸出和數(shù)字量輸入輸出都是一種用于控制系統(tǒng)的信號(hào)類型。 “數(shù)字量”信號(hào)是通過開關(guān)等離散的狀態(tài)表
2023-10-17 16:44:51927
鎖相環(huán)的輸入輸出相位一致嗎?
鎖相環(huán)是保證相位一致,還是相位差一致?鎖相環(huán)的輸入輸出相位一致嗎? 鎖相環(huán)(PLL)是一種回路控制系統(tǒng),用于保持輸出信號(hào)的相位與參考信號(hào)的相位之間的恒定關(guān)系。簡單來說,鎖相環(huán)的目的是保證相位一致
2024-01-31 15:45:48202
PLC的輸入輸出接口是否需要進(jìn)行隔離保護(hù)?
PLC(可編程邏輯控制器)的輸入輸出接口是否需要進(jìn)行隔離保護(hù),取決于具體的應(yīng)用場景和需求。
2024-02-23 09:09:14326
評(píng)論
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