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為什么要科普PCIe
PCIe總線是服務(wù)器系統(tǒng)里最重要的總線，經(jīng)過PCIe信號的互聯(lián)，CPU得以與各種外設(shè)部件進行通信。如果我么比喻每個bit的數(shù)據(jù)是一輛小車，PCIe總線是車道，每條Lane是一條雙向車道，PCIe版本規(guī)定了速度上限，由此就很好理解了，不考慮編碼損耗的情況下，車道越多，允許的車速越快，通過的數(shù)據(jù)自然也就越多，PCIe 7.0 Base Specification目前剛剛發(fā)布Draft 0.3版本，提供512GB/s的速度,PCI-SIG公布PCIe7.0規(guī)范的0.3版本,預(yù)計要到2028年才會正式發(fā)布；與此同時，隨著Intel支持PCIe 5.0的Ice Lake Xeon-SP CPU即將在今年底發(fā)布，再加上支持PCIe 5.0的AMD EPYC CPU和一眾ARM CPU的逐漸出貨，PCIe 5.0即將在2023年成為市場上的主流，其對應(yīng)的Cable廠商做好準備，了解學(xué)習回顧下PCI-E的發(fā)展歷程.
常用的PCI總線帶寬為133MB/S，于1992年誕生。接著因為在服務(wù)器領(lǐng)域傳輸要求于是Intel把總線位數(shù)提高到64，這樣又出現(xiàn)了2種PCI總線，分別為64bit/33Mhz和64bit/66Mhz，帶寬分別為266Mbps和533Mbps。稍后在顯卡領(lǐng)域，Intel單獨開發(fā)出了AGP，32bit，66Mhz，這樣帶寬為266Mbps，再加上后來AGP2.0的2X和4X標準，最高4X的帶寬高達1Gbps，但是確切的說AGP不是真正的總線，因為AGP只能連接一個設(shè)備-顯卡。
同時服務(wù)器領(lǐng)域，幾家廠商聯(lián)合制定了PCI-X，64bit133Mhz版本的PCI，帶寬就為1Gbps，后來PCI-X 2.0,3.0又分別提升頻率，經(jīng)歷過266Mhz，533Mhz，甚至1GMhz，這個帶寬可以說是非常足夠的了，不過這個時候PCI-X也面臨一些問題：一方面是頻率提高造成的并行信號串擾，另一方面是共享式總線造成的資源爭用，總之也就是說雖然規(guī)格上去了，但實際效果可能跑不了這些指標。
于是，在2001年的英特爾春季IDF大會上，英特爾正式公布旨在取代PCI總線的第三代I/O技術(shù)，該規(guī)范由Intel 支持的AWG(Arapahoe Working Group)負責制定，并稱之為第三代I/O總線技術(shù)(3rd Generation I/O，也就是3GIO)，很明顯英特爾的意思是它代表著下一代I/O接口標準。交由 PCI-SIG(PCI特殊興趣組織)認證發(fā)布后才改名為“PCI-Express”。這個新標準將全面取代當時的PCI和AGP，最終實現(xiàn)總線標準的統(tǒng)一。它的主要優(yōu)勢就是數(shù)據(jù)傳輸速率高，目前最高可達到10GB/s以上，而且還有相當大的發(fā)展?jié)摿?。PCI Express也有多種規(guī)格，從PCI Express 1X到PCI Express 16X，能滿足現(xiàn)在和將來一定時間內(nèi)出現(xiàn)的低速設(shè)備和高速設(shè)備的需求。
PCI Express(以下簡稱PCI-E)采用了目前業(yè)內(nèi)流行的點對點串行連接，比起PCI以及更早期的計算機總線的共享并行架構(gòu)，每個設(shè)備都有自己的專用連 接，不需要向整個總線請求帶寬，而且可以把數(shù)據(jù)傳輸率提高到一個很高的頻率，達到PCI所不能提供的高帶寬。相對于傳統(tǒng)PCI總線在單一時間周期內(nèi)只能實 現(xiàn)單向傳輸，PCI-E的雙單工連接能提供更高的傳輸速率和質(zhì)量，它們之間的差異跟半雙工和全雙工類似。
PCI-E的接口根據(jù)總線位寬不同而有所差異，包括X1、X4、X8以及X16，而X2模式將用于內(nèi)部接口而非插槽模式。PCI-E規(guī)格從1條 通道連接到32條通道連接，有非常強的伸縮性，以滿足不同系統(tǒng)設(shè)備對數(shù)據(jù)傳輸帶寬不同的需求。此外，較短的PCI-E卡可以插入較長的PCI-E插槽中使 用，PCI-E接口還能夠支持熱拔插，這也是個不小的飛躍。PCI-E X1的250MB/秒傳輸速度已經(jīng)可以滿足主流聲效芯片、網(wǎng)卡芯片和存儲設(shè) 備對數(shù)據(jù)傳輸帶寬的需求，但是遠遠無法滿足圖形芯片對數(shù)據(jù)傳輸帶寬的需求。因此，用于取代AGP接口的PCI-E接口位寬為X16，能夠提供8GB/s的帶寬，遠遠超過AGP 8X的2.1GB/s的帶寬。
常見的PCIE卡槽
盡管PCI-E技術(shù)規(guī)格允許實現(xiàn)X1(250MB/秒)，X2，X4，X8，X12，X16和X32通道規(guī)格，但是依目前形式來看，PCI-E X1和PCI-E X16已成為PCI-E主流規(guī)格，同時很多芯片組廠商在南橋芯片當中添加對PCI-E X1的支持，在北橋芯片當中添加對PCI-E X16的支持。除去提供極高數(shù)據(jù)傳輸帶寬之外，PCI-E因為采用串行數(shù)據(jù)包方式傳遞數(shù)據(jù)，所以PCI-E接口每個針腳可以獲得比傳統(tǒng)I/O標準更多的帶 寬，這樣就可以降低PCI-E設(shè)備生產(chǎn)成本和體積。另外，PCI-E也支持高階電源管理，支持熱插拔，支持數(shù)據(jù)同步傳輸，為優(yōu)先傳輸數(shù)據(jù)進行帶寬優(yōu)化。
各個版本的PCI-E的規(guī)范如下
PCI-E 1.0規(guī)范：
PCI-E 1X(1.0標準)采用單向2.5G的波特率進行傳輸，由于每一字節(jié)為10位(1位起始位，8位數(shù)據(jù)位，1位結(jié)束位)，所以傳輸速率為2.5G/10=250MB/S(250兆字節(jié)每秒)，由此可以計算出來PCI-E 16X的單向傳輸速率為250MB/S*16=4GB/S，雙向傳輸速率為8GB/S。
PCI-E 2.0規(guī)范：
PCI-E 1X(2.0標準)采用單向5G的波特率進行傳輸，由于每一字節(jié)為10位(1位起始位，8位數(shù)據(jù)位，1位結(jié)束位)，所以單向傳輸速率為5G/10=500MB/S(500兆字節(jié)每秒)，由此可以計算出來PCI-E 16X(2.0標準)的單向傳輸速率為500MB/S*16=8GB/S，雙向傳輸速率為16GB/S，PCI-E 32X(2.0標準)的船速速率為32GB/S。
PCI-E 3.0規(guī)范：
PCI-E 1X(3.0標準)采用單向10G的波特率進行傳輸，由于每一字節(jié)為10位(1位起始位，8位數(shù)據(jù)位，1位結(jié)束位)，所以單向傳輸速率為10G/10=1000MB /S(1000兆字節(jié)每秒)，由此可以計算出來PCI-E 16X(3.0標準)的單向傳輸速率為1000MB/S*16=16GB/S，雙向傳輸速率為32GB/S，PCI-E 32X(3.0標準)的雙向傳輸速率高達64GB/S。
PCI-E 4.0規(guī)范：
PCI-E 4.0總線的速率是在PCI-E 3.0的基礎(chǔ)上再翻一倍，單通道單向傳輸為16Gb/s，因此16通道雙向傳輸?shù)乃俾试诶碚撋峡梢赃_到512Gb/s即64GB/s，另外PCI-E 4.0標準還會對PCI-E接口的存儲設(shè)備例如PCI-E固態(tài)硬盤和PCI-E RAID卡等進行優(yōu)化，盡可能發(fā)揮PCI-E總線的低延遲優(yōu)勢。另外PCI-SIG組織還透露，新的PCI-E標準將包含有外接式PCI-E的規(guī)范，他們將這個規(guī)范稱之為PCI-E OCuLink，簡單來說就是類似于英特爾主推的ThunderBolt接口。據(jù)稱，PCI-E OCuLink基于PCI-E 3.0開發(fā)，將采用銅纜作為連接介質(zhì)，可提供最低8Gb/s（PCI-E 3.0 x1）、最高32Gb/s（PCI-E 3.0 x4）的連接速率。
PCI-E 5.0規(guī)范：
在PCIe 5.0將信號速率提升到32GT/s的時候，以太網(wǎng)設(shè)備的信號速率已經(jīng)達到56Gbps，并正在向112Gbps邁進。從速率上來看，現(xiàn)有的測量設(shè)備應(yīng)該能夠完全滿足PCIe 5.0信號的測試需求。但實際上PCIe 5.0是NRZ信號，56Gbps以太網(wǎng)信號是PAM4信號，PCIe 5.0信號的基頻點反倒更高（16GHz vs 14GHz）
PCI-E 6.0規(guī)范：?PCIe 6.0 規(guī)范，達到 64 GT/s。近二十年來，PCI Express 技術(shù)一直是事實上的首選互連。PCIe 6.0 規(guī)范將 PCIe 5.0 規(guī)范 (32 GT/s) 的帶寬和功率效率提高了一倍，同時提供低延遲和減少的帶寬開銷。
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PCI-E 7.0規(guī)范：
最新一代 PCIe 7.0帶寬翻了一番，在一條通道 (x1) 上單向?qū)崿F(xiàn) 128GT / s 或 128Gbps 總吞吐量。綜上所述，在 PCIe x16 插槽上，與獨立顯卡一樣，雙向總理論吞吐量為 512GB / s。同時，通常與 x4 PCIe 插槽配對的 NVMe SSD 可提供高達 64GB / s 的單向速度。最終規(guī)格將于 2025 年發(fā)布.
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以下是目前發(fā)布的各標準及不同的位寬下速度的對比：
下表中詳細展示了PCIe各版本各規(guī)格的單向帶寬/速率。
大家可能都注意到，新版本帶寬翻倍是PCIe的優(yōu)良傳統(tǒng)，需要PCIE5.0版本的協(xié)會技術(shù)規(guī)格，找客服CABLE009索取即可。
PCIe 5.0/6.0 布線將于 2023 年末推出
New style
雖然 PCIe 7.0 正在開發(fā)中，但 PCIe 6.0 的第一個硬件仍在開發(fā)中，甚至 PCIe 5.0 設(shè)備也只有不到一年的時間。因此，在開發(fā)核心規(guī)范的同時，PCI-SIG 還在完成規(guī)范的一些輔助領(lǐng)域，特別是布線。預(yù)計將于今年第四季度發(fā)布。規(guī)格將涵蓋 PCIe 5.0 和 PCIe 6.0（因為信號頻率不變,PCIe 5.0的目的是簡單地提高到PCIe 4.0標準的速度，而沒有任何其他重要的新功能。例如，PCIe 5.0不支持PAM 4信號，只包括使PCIe標準能夠在盡可能短的時間內(nèi)支持32 GT/s所需的新功能），包括內(nèi)部和外部電纜的規(guī)格。內(nèi)部布線將把設(shè)備連接到系統(tǒng)內(nèi)的其他部分——包括設(shè)備和主板/背板——而外部布線將用于系統(tǒng)到系統(tǒng)的連接。在信號技術(shù)和絕對信號速率方面，PCI Express 落后以太網(wǎng)一代左右。這意味著以太網(wǎng)工作組已經(jīng)解決了高速銅信號的大部分初始開發(fā)問題。因此，盡管仍需努力使這些技術(shù)適用于 PCIe，但基本技術(shù)已經(jīng)得到驗證，這有助于稍微簡化 PCIe 標準和布線的開發(fā)。
編輯：黃飛
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工商網(wǎng)監(jiān)
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